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交織器 vhdl

  • 本文主要介紹了50％占空比三分頻器的三種設(shè)計方法

    本文主要介紹了50％占空比三分頻器的三種設(shè)計方法，并給出了圖形設(shè)計、VHDL設(shè)計、編譯結(jié)果和仿真結(jié)果。設(shè)計中采用EPM7064AETC44-7 CPLD，在QUARTUSⅡ4.2軟件平臺上進(jìn)行。

    標(biāo)簽： 三分頻 設(shè)計方法

    上傳時間： 2014-01-25

    上傳用戶：凌云御清風(fēng)

  • 數(shù)字系統(tǒng)設(shè)計實例.pdf,VHDL語言實現(xiàn)

    數(shù)字系統(tǒng)設(shè)計實例.pdf,VHDL語言實現(xiàn)，7.1 半整數(shù)分頻器的設(shè)計7.2 音樂發(fā)生器7.3 2FSK/2PSK信號產(chǎn)生器7.4 實用多功能電子表7.5 交通燈控制器 7.6 數(shù)字頻率計.值得一看。

    標(biāo)簽： VHDL 數(shù)字系統(tǒng) 設(shè)計實例

    上傳時間： 2015-08-31

    上傳用戶：lhw888

  • 三八譯碼器的源代碼

    三八譯碼器的源代碼，在quartus II 6.0中進(jìn)行進(jìn)行設(shè)計的，有vhdl源代碼

    標(biāo)簽： 譯碼器 源代碼

    上傳時間： 2015-09-05

    上傳用戶：181992417

  • 密碼鎖的VHDL實現(xiàn)

    密碼鎖的VHDL實現(xiàn)，分為幾個部分。包括除顫抖電路，譯碼器，等

    標(biāo)簽： VHDL 密碼鎖

    上傳時間： 2014-12-20

    上傳用戶：標(biāo)點符號

  • VHDL的49個例子

    VHDL的49個例子，例子豐富，有計數(shù)器、狀態(tài)機、寄存器、漢明糾錯碼編碼器、游戲程序

    標(biāo)簽： VHDL

    上傳時間： 2013-12-18

    上傳用戶：lizhen9880

  • 移位寄存器

    移位寄存器，用VHDL語言編碼，可能對你用處不是很大，但做為參考還是很大用處的

    標(biāo)簽： 移位寄存器

    上傳時間： 2014-12-01

    上傳用戶：liuchee

  • 分頻器

    分頻器，用VHDL語言編碼，可能對你用處不是很大，但做為參考還是很大用處的

    標(biāo)簽： 分頻器

    上傳時間： 2013-12-21

    上傳用戶：redmoons

  • 本秒表計時器用于體育競賽及各種要求有較精確時的各領(lǐng)域。此計時器是用一塊專用的芯片

    本秒表計時器用于體育競賽及各種要求有較精確時的各領(lǐng)域。此計時器是用一塊專用的芯片，用VHDL語言描述的。它除開關(guān)、時鐘和顯示功能以外，它還包括1/100s計時器所有的控制和定時功能，其體積小，攜帶方便。

    標(biāo)簽： 計時器 競賽 芯片

    上傳時間： 2013-12-23

    上傳用戶：zsjzc

  • 100個經(jīng)典vhdl編程實例

    100個經(jīng)典vhdl編程實例， 第1例 帶控制端口的加法器 第2例 無控制端口的加法器 第3例 乘法器 第4例 比較器 第5例 二路選擇器 第6例 寄存器 第7例 移位寄存器 第8例 綜合單元庫 第9例 七值邏輯與基本數(shù)據(jù)類型 第10例 函數(shù) 第11例 七值邏輯線或分辨函數(shù) 第12例 轉(zhuǎn)換函數(shù) 第13例 左移函數(shù) 第14例 七值邏輯程序包 第15例 四輸入多路器......

    標(biāo)簽： vhdl 100 編程實例

    上傳時間： 2014-01-20

    上傳用戶：agent

  • ---實現(xiàn)的部分VHDL 程序如下。 　　--- elsif clk1x event and clk1x = 1 then ---if std_logic_vector(length_no)

    ---實現(xiàn)的部分VHDL 程序如下。 　　--- elsif clk1x event and clk1x = 1 then ---if std_logic_vector(length_no) >= “0001” and std_logic_vector(length_no) <= “1001” then -----數(shù)據(jù)幀數(shù)據(jù)由接收串行數(shù)據(jù)端移位入接收移位寄存器---rsr(0) <= rxda --- rsr(7 downto 1) <= rsr(6 downto 0) --- parity <= parity xor rsr(7) --- elsif std_logic_vector(length_no) = “1010” then --- rbr <= rsr --接收移位寄存器數(shù)據(jù)進(jìn)入接收緩沖器--- ...... --- end if

    標(biāo)簽： clk1x std_logic_vector length_no elsif

    上傳時間： 2015-10-28

    上傳用戶：cainaifa

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