10位顯示接口板(DIB)的作用是協(xié)助評(píng)估AD9981或AD9980。它與評(píng)估板一起用來(lái)評(píng)估這些器件，屬于評(píng)估板套件的一部分。它是一種導(dǎo)管，可在任何平板顯示器、CRT、LCD(或DLP)投影儀或TFT平板(帶LVDS接口)上顯示
標(biāo)簽： 性能 顯示接口 接口電路板 評(píng)估板
上傳時(shí)間： 2013-11-11
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TLV5616 12 位 3微秒 DAC 串行輸入可編程設(shè)置時(shí)間 功耗
上傳時(shí)間： 2013-11-02
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CS5361 是CRYSTAL 公司推出的192kHz 采樣率、多位( 24 位) 音頻
標(biāo)簽： 5361 CS 24位 AD轉(zhuǎn)換器
上傳時(shí)間： 2013-11-07
上傳用戶：xauthu
本文結(jié)合研究所科研項(xiàng)目需要，基于16 位高速ADC 芯片LTC2204，設(shè)計(jì)了一種滿足課題要求的高速度高性能的16 位模數(shù)轉(zhuǎn)換板卡方案。該方案中的輸入電路和時(shí)鐘電路采用差分結(jié)構(gòu)，輸出電路采用鎖存器隔離結(jié)構(gòu)，電源電路采用了較好的去耦措施，并且注重了板卡接地設(shè)計(jì)，使其具有抗噪聲干擾能力強(qiáng)、動(dòng)態(tài)性能好、易實(shí)現(xiàn)的特點(diǎn)。
標(biāo)簽： 模數(shù)轉(zhuǎn)換 模塊 動(dòng)態(tài) 性能測(cè)試
上傳時(shí)間： 2013-11-10
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為了對(duì)中頻PCM信號(hào)進(jìn)行直接解調(diào)，提出一種全新的數(shù)字化PCM中頻解調(diào)器的設(shè)計(jì)方法。在實(shí)現(xiàn)過(guò)程中，采用大規(guī)模的FPGA芯片對(duì)位幀同步器進(jìn)行了融合，便于設(shè)備的集成化和小型化。這種新型的中頻解調(diào)器比傳統(tǒng)的基帶解調(diào)器具有硬件成本低和誤碼率低等優(yōu)點(diǎn)。
標(biāo)簽： FPGA PCM 數(shù)字化 中頻
上傳時(shí)間： 2013-12-20
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研究了一種利用corid 算法的矢量及旋轉(zhuǎn)模式對(duì)載波同步中相位偏移進(jìn)行估計(jì)并校正的方法.設(shè)計(jì)并實(shí)現(xiàn)了基于corid 算法的數(shù)字鎖相環(huán).通過(guò)仿真驗(yàn)證了設(shè)計(jì)的有效性和高效性.
標(biāo)簽： 載波同步 設(shè)計(jì)方案 鎖相環(huán)
上傳時(shí)間： 2013-11-21
上傳用戶：吾學(xué)吾舞
本文設(shè)計(jì)數(shù)字式液位測(cè)量?jī)x,采用雙差壓法對(duì)液位進(jìn)行測(cè)量,有效地克服了液體密度變化對(duì)液位測(cè)量結(jié)果的影響,提高液位測(cè)量的精度。本設(shè)計(jì)的液位測(cè)量?jī)x還能直接顯示液位高度的厘米數(shù)。關(guān)鍵詞:雙差壓法 液位測(cè)量?jī)x 普通差壓法測(cè)量液位, 精度無(wú)法保證。本文提出雙差壓法的改進(jìn)方案,以克服液體密度變化對(duì)液位測(cè)量結(jié)果的影響,提高液位測(cè)量的精度。 雙差壓法液位測(cè)量原理普通差壓法測(cè)量液位的原理:只有在液體密度ρ恒定不變的條件下,差壓△ P 才與液位高度H 呈線性正比關(guān)系,才可通過(guò)測(cè)量差壓△P 間接地獲取液位H 值。但液體密度ρ是液體組份和溫度的多元函數(shù)。當(dāng)液體組份和溫度變化導(dǎo)致密度ρ改變時(shí),即使液位高度H 沒(méi)有變化,也將使差壓信號(hào)△ P 改變,此時(shí)若還按原先的液體密度ρ從差壓信號(hào)△ P 計(jì)算出液位H,顯然將導(dǎo)致測(cè)量誤差, 嚴(yán)重時(shí)會(huì)造成操作人員的錯(cuò)誤判斷。為此,本文提出采用兩個(gè)差壓傳感器,如圖1。其中差壓傳感器1 用于測(cè)量未知液位高度H 產(chǎn)生的差壓,即密閉容器底部和液面上方的壓力差:
標(biāo)簽： 數(shù)字式 液位 測(cè)量?jī)x
上傳時(shí)間： 2013-11-21
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使用時(shí)鐘PLL的源同步系統(tǒng)時(shí)序分析一）回顧源同步時(shí)序計(jì)算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time下面解釋以上公式中各參數(shù)的意義：Etch Delay：與常說(shuō)的飛行時(shí)間(Flight Time)意義相同，其值并不是從仿真直接得到，而是通過(guò)仿真結(jié)果的后處理得來(lái)。請(qǐng)看下面圖示：圖一為實(shí)際電路，激勵(lì)源從輸出端，經(jīng)過(guò)互連到達(dá)接收端，傳輸延時(shí)如圖示Rmin，Rmax，F(xiàn)min，F(xiàn)max。圖二為對(duì)應(yīng)輸出端的測(cè)試負(fù)載電路，測(cè)試負(fù)載延時(shí)如圖示Rising，F(xiàn)alling。通過(guò)這兩組值就可以計(jì)算得到Etch Delay 的最大和最小值。
標(biāo)簽： PLL 時(shí)鐘 同步系統(tǒng) 時(shí)序分析
上傳時(shí)間： 2013-11-05
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為了縮短加法電路運(yùn)行時(shí)間，提高FPGA運(yùn)行效率，利用選擇進(jìn)位算法和差額分組算法用硬件電路實(shí)現(xiàn)32位加法器，差額分組中的加法單元是利用一種改進(jìn)的超前進(jìn)位算法實(shí)現(xiàn)，選擇進(jìn)位算法可使不同的分組單元并行運(yùn)算，利用低位的運(yùn)算結(jié)果選擇高位的進(jìn)位為1或者進(jìn)位為零的運(yùn)算結(jié)果，節(jié)省了進(jìn)位選擇等待的時(shí)間，最后利用XILINX進(jìn)行時(shí)序仿真，在FPGA上進(jìn)行驗(yàn)證，可穩(wěn)定運(yùn)行在高達(dá)50兆的頻率，理論分析與計(jì)算機(jī)仿真表明該算法切實(shí)可行、有效并且易于實(shí)現(xiàn)。
標(biāo)簽： 進(jìn)位 加法器 硬件 電路實(shí)現(xiàn)
上傳時(shí)間： 2013-12-19
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8位加法器和減法器設(shè)計(jì)實(shí)習(xí)報(bào)告
標(biāo)簽： 8位 加法器 減法器 實(shí)習(xí)報(bào)告
上傳時(shí)間： 2013-10-22
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