為了縮短加法電路運行時間，提高FPGA運行效率，利用選擇進位算法和差額分組算法用硬件電路實現32位加法器，差額分組中的加法單元是利用一種改進的超前進位算法實現，選擇進位算法可使不同的分組單元并行運算，利用低位的運算結果選擇高位的進位為1或者進位為零的運算結果，節省了進位選擇等待的時間，最后利用XILINX進行時序仿真，在FPGA上進行驗證，可穩定運行在高達50兆的頻率，理論分析與計算機仿真表明該算法切實可行、有效并且易于實現。
資源簡介：為了縮短加法電路運行時間，提高FPGA運行效率，利用選擇進位算法和差額分組算法用硬件電路實現32位加法器，差額分組中的加法單元是利用一種改進的超前進位算法實現，選擇進位算法可使不同的分組單元并行運算，利用低位的運算結果選擇高位的進位為1或者進位為...
上傳時間： 2013-12-19
上傳用戶：jshailingzzh
資源簡介：浮點運算器的核心運算部件是浮點加法器，它是實現浮點指令各種運算的基礎，其設計優化對于提高浮點運算的速度和精度相當關鍵。文章從浮點加法器算法和電路實現的角度給出設計方法，通過VHDL語言在QuartusII中進行設計和驗證，此加法器通過狀態機控制運算，有...
上傳時間： 2014-01-19
上傳用戶：xauthu
資源簡介：本文主要討論了使用EDA工具設計漢字滾動顯示器的技術問題。文中首先描述了基于現場可編程門陣列（FPGA）的硬件電路；然后研究了在8×8LED發光二極管點陣上顯示滾動漢字的原理，并給出了基于ALTERA的參數化模型庫LPM描述其功能的VHDL語言程序設計；最后對使用E...
上傳時間： 2016-06-08
上傳用戶：wmwai1314
資源簡介：ALU加法器的設計，實現帶進位的加法運算！
上傳時間： 2014-07-20
上傳用戶：ruixue198909
資源簡介：Ripple Adder: 16-bit 全加,半加及ripple adder的設計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設計方案及VHDL程序 Carry Select Adder:16 Bits 進位選擇加法器的設計方案及VHDL程序
上傳時間： 2015-05-13
上傳用戶：我們的船長
資源簡介：超前進位加法器的設計
上傳時間： 2013-10-19
上傳用戶：shen_dafa
資源簡介：verilog編寫的32位浮點加法器
上傳時間： 2015-03-09
上傳用戶：372825274
資源簡介：11,13,16位超前進位加法器的Verilog HDL源代碼。
上傳時間： 2013-12-28
上傳用戶：ouyangtongze
資源簡介：這個是帶先行進位的加法器的vhdl代碼,比較復雜,僅僅供大家參考.
上傳時間： 2014-01-03
上傳用戶：klin3139
資源簡介：超前進位加法器的例子,包括源碼和測試文件,壓縮包,無密碼.
上傳時間： 2015-06-12
上傳用戶：希醬大魔王
資源簡介：一個超前進位加法器的Verilog實現，內含測試文件，可以綜合，非常有參考價值
上傳時間： 2014-01-04
上傳用戶：stella2015
資源簡介：Quartus2實現的四位進制并行加法器 用VHDL語言實現
上傳時間： 2016-05-30
上傳用戶：yzhl1988
資源簡介：二位BCD碼加法器 加數與被加數都是2進制。輸出和為10進制。 結果顯示在LED上。
上傳時間： 2013-12-24
上傳用戶：遠遠ssad
資源簡介：題目：一位加法器的設計 試實現一個十進制的1位數加法器，其中十進制數編碼為8421碼。十進制數加法可首先轉換為二進制加法來執行。然后，若得到的和大于9，則產生一個進位值，并在得到的和值上加6(這是用來補足未使用的六種輸入組合)。 要求：（1）利用...
上傳時間： 2017-05-09
上傳用戶：明天明天明天
資源簡介：8位加法器的原代碼,主要內容下載看了就知道
上傳時間： 2013-12-16
上傳用戶：思琦琦
資源簡介：用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設計中。
上傳時間： 2015-05-02
上傳用戶：zukfu
資源簡介：實現四位加法器的VHDL代碼，里面含有全加器的代碼
上傳時間： 2013-12-22
上傳用戶：stvnash
資源簡介：16位加法器的流水線計算,verilog代碼，用于FPGA平臺。
上傳時間： 2013-12-18
上傳用戶：維子哥哥
資源簡介：VHD設計實例8位加法器的設計分頻電路數字秒表的設計
上傳時間： 2014-08-10
上傳用戶：yyq123456789
資源簡介：32位浮點乘法器的設計，講的挺好的，供參考啊
上傳時間： 2013-11-28
上傳用戶：manking0408
資源簡介：8位加法器的實現，非流水線結構，很不錯。我測試過，效率比較高
上傳時間： 2016-04-25
上傳用戶：bcjtao
資源簡介：本程序是利用兩個4位二進制并行加法器通過級聯方式構成一個8位加法器。
上傳時間： 2014-11-29
上傳用戶：270189020
資源簡介：8位加法器的實現，仿真通過，并且包括仿真文件，在quartusii7.1下調試通過
上傳時間： 2016-06-30
上傳用戶：xuan‘nian
資源簡介：1、 掌握VHDL的結構以及實例的編程； 2、 學會使用QuartusⅡ平臺的開化； 3、 設計一個2位BCD碼加法器。
上傳時間： 2014-01-22
上傳用戶：anng
資源簡介：用vhdl語言 來實現 四位并行加法器的功能 是本科生的必學內容
上傳時間： 2016-10-27
上傳用戶：xg262122
資源簡介：實現一位加法器的設計，假設輸入參數為A,B，則輸出為A,B的和
上傳時間： 2017-01-02
上傳用戶：baiom
資源簡介：1 8位加法器的設計 2 分頻電路 3 數字秒表的設計
上傳時間： 2014-01-02
上傳用戶：hn891122
資源簡介：最高8位帶符號的加法器的核心代碼在masm上調試通過。
上傳時間： 2017-02-21
上傳用戶：BOBOniu
資源簡介：高達16位加法器的實現，工作環境在ISE，modesim，該例程較為詳細！
上傳時間： 2014-06-19
上傳用戶：小寶愛考拉
資源簡介：位加法器的verilog程序與4×4 乘法器的verilog描述?。。?/p>
上傳時間： 2013-12-21
上傳用戶：ruixue198909
