摘要: 介紹了時鐘分相技術(shù)并討論了時鐘分相技術(shù)在高速數(shù)字電路設(shè)計中的作用。 關(guān)鍵詞: 時鐘分相技術(shù); 應(yīng)用 中圖分類號: TN 79 文獻標識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數(shù)字電路設(shè)計的關(guān)鍵技術(shù)之一, 系統(tǒng)時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現(xiàn)代電子系統(tǒng)對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設(shè)計上面。但隨著系統(tǒng)時鐘頻率的升高。我們的系統(tǒng)設(shè)計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串擾(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設(shè)計提出了更高的要求: 我們應(yīng)引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統(tǒng)時鐘高于100MHz 的情況下, 應(yīng)使用高速芯片來達到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統(tǒng)所需要的電流增大, 發(fā) 熱量增多, 對系統(tǒng)的穩(wěn)定性和集成度有不利的影響。 4) 高頻時鐘相應(yīng)的電磁輻射(EM I) 比較嚴重。 所以在高速數(shù)字系統(tǒng)設(shè)計中對高頻時鐘信號的處理應(yīng)格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術(shù), 以低頻的時鐘實現(xiàn)高頻的處 理。 1 時鐘分相技術(shù) 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術(shù), 就是把 時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設(shè)計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統(tǒng)的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統(tǒng)的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產(chǎn)生的相位差不夠準確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現(xiàn)高精度的時間分辨。 近年來半導(dǎo)體技術(shù)的發(fā)展, 使高質(zhì)量的分相功能在一 片芯片內(nèi)實現(xiàn)成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優(yōu)異的時鐘 芯片。這些芯片的出現(xiàn), 大大促進了時鐘分相技術(shù)在實際電 路中的應(yīng)用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設(shè)計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(huán)(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩(wěn)定、低抖動的分 相時鐘。 這部分電路在實際運用中獲得了很好的效果。下面以應(yīng)用的實例加以說明。2 應(yīng)用實例 2. 1 應(yīng)用在接入網(wǎng)中 在通訊系統(tǒng)中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數(shù)據(jù), 與其同步的時鐘信號并不傳輸。 但本地接收到數(shù)據(jù)時, 為了準確地獲取 數(shù)據(jù), 必須得到數(shù)據(jù)時鐘, 即要獲取與數(shù) 據(jù)同步的時鐘信號。在接入網(wǎng)中, 數(shù)據(jù)傳 輸?shù)慕Y(jié)構(gòu)如圖2 所示。 數(shù)據(jù)以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數(shù)據(jù) 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應(yīng)該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統(tǒng)時鐘頻率應(yīng)在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統(tǒng)設(shè)計帶來很多的困擾。 我們在這里使用鎖相環(huán)和時鐘分相技術(shù), 將一個16MHz 晶振作為時鐘源, 經(jīng)過鎖相環(huán) 89429 升頻得到68MHz 的時鐘, 再經(jīng)過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數(shù)據(jù)同步性最好的一個。選擇的依據(jù)是: 在每個數(shù)據(jù)幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數(shù)據(jù), 如果經(jīng)某個時鐘鎖存后的數(shù)據(jù)在這個指定位置最先檢測出這 個KWD, 就認為下一相位的時鐘與數(shù)據(jù)的同步性最好(相關(guān))。 根據(jù)這個判別原理, 我們設(shè)計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環(huán)89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數(shù)據(jù)進行移位, 將移位的數(shù)據(jù)與KWD 作比較, 若至少有7bit 符合, 則認為檢 出了KWD。將4 路相關(guān)器的結(jié)果經(jīng)過優(yōu)先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產(chǎn)的 S4405 芯片, 對68MHz 的時鐘進行了4 分 相, 成功地實現(xiàn)了同步時鐘的獲取, 這部分 電路目前已實際地應(yīng)用在某通訊系統(tǒng)的接 入網(wǎng)中。 2. 2 高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用 高速、高精度的模擬- 數(shù)字變換 (ADC) 一直是高速數(shù)據(jù)采集系統(tǒng)的關(guān)鍵部 分。高速的ADC 價格昂貴, 而且系統(tǒng)設(shè)計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術(shù)應(yīng)用于采集系統(tǒng) ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產(chǎn)生的相位不準確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產(chǎn)生較 大的孔徑晃動(Aperture J itters) , 無法達到很 好的時間分辨。 現(xiàn)在使用時鐘分相芯片, 我們可以把分相 技術(shù)應(yīng)用在高速數(shù)據(jù)采集系統(tǒng)中: 以4 分相后 圖6 分相技術(shù)提高系統(tǒng)的數(shù)據(jù)采集率 的80MHz 采樣時鐘分別作為ADC 的 轉(zhuǎn)換時鐘, 對模擬信號進行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經(jīng)過 緩沖、調(diào)理, 送入ADC 進行模數(shù)轉(zhuǎn)換, 采集到的數(shù)據(jù)寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點依次相差90°相位。通過存儲器中的數(shù) 據(jù)重組, 可以使系統(tǒng)時鐘為80MHz 的采 集系統(tǒng)達到320MHz 數(shù)據(jù)采集率(如圖6 所示)。 3 總結(jié) 靈活地運用時鐘分相技術(shù), 可以有效地用低頻時鐘實現(xiàn)相當于高頻時鐘的時間性能, 并 避免了高速數(shù)字電路設(shè)計中一些問題, 降低了系統(tǒng)設(shè)計的難度。
標簽： 時鐘 分相 技術(shù)應(yīng)用
上傳時間： 2013-12-17
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在16MHZ頻率下速度為16MIPS的8位RISC結(jié)構(gòu)單片機，內(nèi)含硬件乘法器。 支持JTAG端口仿真和編程，仿真效果比傳統(tǒng)仿真同更真實有效。 8通道10位AD轉(zhuǎn)換器，支持單端和雙端差分信號輸入，內(nèi)帶增益可編程運算放大器。 16K字節(jié)的FLASH存貯器，支持ISP、IAP編程，使系統(tǒng)開發(fā)、生產(chǎn)、維護更容易。 多達1K字節(jié)的SRAM，32個通用寄存器，三個數(shù)據(jù)指針，使用C語言編程更容易。 512字節(jié)的EEPROM存貯器，可以在系統(tǒng)掉電時保存您的重要數(shù)據(jù)。 多達20個中斷源，每個中斷有獨立的中斷向量入口地址。 2個8位定時/計數(shù)器，1個16位定時/計數(shù)器，帶捕捉、比較功能，有四個通道的PWM。 硬件USART、SPI和基于字節(jié)處理的I2C接口。 杰出的電氣性能，超強的抗干擾能力。每個IO口可負載40mA的電流，總電流不超過200mA。 可選片內(nèi)/片外RC振蕩、石英/陶瓷晶振、外部時鐘，更具備實時時鐘（RTC）功能；片內(nèi)RC振蕩可達8MHZ，頻率可校調(diào)到1%精度；片外晶振振蕩幅度可調(diào)，以改善EMI性能。 內(nèi)置模擬量比較器。 可以用熔絲開啟、帶獨立振蕩器的看門狗，看門狗溢出時間分8級可調(diào)。 內(nèi)置上電復(fù)位電路和可編程低電壓檢測（BOD）復(fù)位電路。 六種睡眠模式，給你更低的功耗和更靈活的選擇。 ATMEGA16L工作電壓2.7V-5.5V，工作頻率0-8MHZ；ATMEGA16工作電壓4.5-5.5V，工作頻率0-16MHZ。 32個IO口，DIP40、TQFP44封裝。 與其它8位單片機相比，有更高的程序安全性，保護您的知識產(chǎn)權(quán)。
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RS-232-C 是PC 機常用的串行接口,由于信號電平值較高,易損壞接口電路的芯片,與TTL電平不兼容故需使用電平轉(zhuǎn)換電路方能與TTL 電路連接。本產(chǎn)品(轉(zhuǎn)接器),可以實現(xiàn)任意電平下(0.8~15)的UART串行接口到RS-232-C/E接口的無源電平轉(zhuǎn)接, 使用非常方便可靠。 什么是RS-232-C 接口？采用RS-232-C 接口有何特點？傳輸電纜長度如何考慮？答： 計算機與計算機或計算機與終端之間的數(shù)據(jù)傳送可以采用串行通訊和并行通訊二種方式。由于串行通訊方式具有使用線路少、成本低，特別是在遠程傳輸時，避免了多條線路特性的不一致而被廣泛采用。 在串行通訊時，要求通訊雙方都采用一個標準接口，使不同 的設(shè)備可以方便地連接起來進行通訊。 RS-232-C接口（又稱 EIA RS-232-C）是目前最常用的一種串行通訊接口。它是在1970 年由美國電子工業(yè)協(xié)會（EIA）聯(lián)合貝爾系統(tǒng)、 調(diào)制解調(diào)器廠家及計算機終端生產(chǎn)廠家共同制定的用于串行通訊的標準。它的全名是“數(shù)據(jù)終端設(shè)備（DTE）和數(shù)據(jù)通訊設(shè)備（DCE）之間串行二進制數(shù)據(jù)交換接口技術(shù)標準”該標準規(guī)定采用一個25 個腳的 DB25 連接器，對連接器的每個引腳的信號內(nèi)容加以規(guī)定，還對各種信號的電平加以規(guī)定。(1) 接口的信號內(nèi)容實際上RS-232-C 的25 條引線中有許多是很少使用的，在計算機與終端通訊中一般只使用3-9 條引線。(2) 接口的電氣特性 在RS-232-C 中任何一條信號線的電壓均為負邏輯關(guān)系。即：邏輯“1”，-5— -15V；邏輯“0” +5— +15V 。噪聲容限為2V。即 要求接收器能識別低至+3V 的信號作為邏輯“0”，高到-3V的信號 作為邏輯“1”(3) 接口的物理結(jié)構(gòu) RS-232-C 接口連接器一般使用型號為DB-25 的25 芯插頭座,通常插頭在DCE 端,插座在DTE端. 一些設(shè)備與PC 機連接的RS-232-C 接口,因為不使用對方的傳送控制信號,只需三條接口線,即“發(fā)送數(shù)據(jù)”、“接收數(shù)據(jù)”和“信號地”。所以采用DB-9 的9 芯插頭座，傳輸線采用屏蔽雙絞線。(4) 傳輸電纜長度由RS-232C 標準規(guī)定在碼元畸變小于4%的情況下，傳輸電纜長度應(yīng)為50 英尺，其實這個4%的碼元畸變是很保守的，在實際應(yīng)用中，約有99%的用戶是按碼元畸變10-20%的范圍工作的，所以實際使用中最大距離會遠超過50 英尺，美國DEC 公司曾規(guī)定允許碼元畸變?yōu)?0%而得出附表2 的實驗結(jié)果。其中1 號電纜為屏蔽電纜，型號為DECP.NO.9107723 內(nèi)有三對雙絞線，每對由22# AWG 組成，其外覆以屏蔽網(wǎng)。2 號電纜為不帶屏蔽的電纜。 2. 什么是RS-485 接口？它比RS-232-C 接口相比有何特點？答： 由于RS-232-C 接口標準出現(xiàn)較早，難免有不足之處，主要有以下四點：（1） 接口的信號電平值較高，易損壞接口電路的芯片，又因為與TTL 電平不兼容故需使用電平轉(zhuǎn)換電路方能與TTL 電路連接。（2） 傳輸速率較低，在異步傳輸時，波特率為20Kbps。（3） 接口使用一根信號線和一根信號返回線而構(gòu)成共地的傳輸形式， 這種共地傳輸容易產(chǎn)生共模干擾，所以抗噪聲干擾性弱。（4） 傳輸距離有限，最大傳輸距離標準值為50 英尺，實際上也只能 用在50 米左右。針對RS-232-C 的不足，于是就不斷出現(xiàn)了一些新的接口標準，RS-485 就是其中之一，它具有以下特點：1. RS-485 的電氣特性：邏輯“1”以兩線間的電壓差為+（2—6） V 表示；邏輯“0”以兩線間的電壓差為-（2—6）V 表示。接口信號電平比RS-232-C 降低了，就不易損壞接口電路的芯片， 且該電平與TTL 電平兼容，可方便與TTL 電路連接。2. RS-485 的數(shù)據(jù)最高傳輸速率為10Mbps3. RS-485 接口是采用平衡驅(qū)動器和差分接收器的組合，抗共模干能力增強，即抗噪聲干擾性好。4. RS-485 接口的最大傳輸距離標準值為4000 英尺，實際上可達 3000 米，另外RS-232-C接口在總線上只允許連接1 個收發(fā)器， 即單站能力。而RS-485 接口在總線上是允許連接多達128 個收發(fā)器。即具有多站能力,這樣用戶可以利用單一的RS-485 接口方便地建立起設(shè)備網(wǎng)絡(luò)。因RS-485 接口具有良好的抗噪聲干擾性，長的傳輸距離和多站能力等上述優(yōu)點就使其成為首選的串行接口。 因為RS485 接口組成的半雙工網(wǎng)絡(luò)，一般只需二根連線，所以RS485接口均采用屏蔽雙絞線傳輸。 RS485 接口連接器采用DB-9 的9 芯插頭座，與智能終端RS485接口采用DB-9（孔），與鍵盤連接的鍵盤接口RS485 采用DB-9（針）。3. 采用RS485 接口時，傳輸電纜的長度如何考慮？答： 在使用RS485 接口時，對于特定的傳輸線經(jīng)，從發(fā)生器到負載其數(shù)據(jù)信號傳輸所允許的最大電纜長度是數(shù)據(jù)信號速率的函數(shù)，這個 長度數(shù)據(jù)主要是受信號失真及噪聲等影響所限制。下圖所示的最大電纜長度與信號速率的關(guān)系曲線是使用24AWG 銅芯雙絞電話電纜（線 徑為0.51mm），線間旁路電容為52.5PF/M，終端負載電阻為100 歐 時所得出。（曲線引自GB11014-89 附錄A）。由圖中可知，當數(shù)據(jù)信 號速率降低到90Kbit/S 以下時，假定最大允許的信號損失為6dBV 時， 則電纜長度被限制在1200M。實際上，圖中的曲線是很保守的，在實 用時是完全可以取得比它大的電纜長度。 當使用不同線徑的電纜。則取得的最大電纜長度是不相同的。例 如：當數(shù)據(jù)信號速率為600Kbit/S 時，采用24AWG 電纜，由圖可知最 大電纜長度是200m，若采用19AWG 電纜（線徑為0。91mm）則電纜長 度將可以大于200m； 若采用28AWG 電纜（線徑為0。32mm）則電纜 長度只能小于200m。
上傳時間： 2013-10-11
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常見問題數(shù)據(jù)采集控制系統(tǒng)的組成？ 1、變送器和執(zhí)行器 2、信號調(diào)理器3、數(shù)據(jù)采集控制硬件4、計算機軟件 選擇數(shù)據(jù)采集卡要從那幾個方面進行考慮？ 1、通道的類型及個數(shù)2、差分或單端輸入3、采樣速度4、精度要求 名詞解釋單端輸入方式：各路輸入信號共用一個參考電位，即各路輸入信號共地，這是最常用的接線方式。使用單端輸入方式時，地線比較穩(wěn)定，抗干擾能力較強。 雙端輸入方式：各路輸入信號各自使用自己的參考電位，即各路輸入信號不共地。如果輸入信號來自不同的信號源，而這些信號源的參考電位(地線)略有差異，可考慮使用這種接線方式。 單極性信∶號輸入信號相對于模擬地電位來講,只偏向一側(cè),如輸入電壓為0～10V。雙極性信號∶輸入信號相對于模擬地電位來講,可高可低,如輸入電壓為-5V～+5V。 A/D轉(zhuǎn)換速率∶表明A/D轉(zhuǎn)換芯片的工作速度。 初始地址∶使用板卡時，需要對卡上的一組寄存器進行操作，這組寄存器占用數(shù)個連續(xù)的地址，一般將其中最低的地址值定為此卡的初始地址。
標簽： 數(shù)據(jù)采集 圖解
上傳時間： 2014-01-13
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AD779x 系列產(chǎn)品常見問題解答AD7798/AD7799均為適合高精度測量應(yīng)用的低功耗、低噪聲、完整模擬前端，內(nèi)置一個低噪聲16位/24位Σ-Δ型ADC，其中含有3個差分模擬輸入，還集成了片內(nèi)低噪聲儀表放大器，因而可直接輸入小信號。當增益設(shè)置為64、更新速率為4.17Hz時，AD7799的均方根（RMS）噪聲為27nV，AD7798的均方根（RMS）噪聲為40nV.
上傳時間： 2017-02-17
上傳用戶：水口鴻勝電器
GPS計算一般分基線解算和平差兩部分.單獨的解基線軟件不多,只有(推測)早期武測的一款,早期叫LIP3.0,在市場消失一段時間,最近又以LIP5.0或LIP2005的升級版出現(xiàn),交給蘇一光做代理,現(xiàn)在不僅支持解算靜態(tài),還支持動態(tài)后差分,叫SPOS定位軟件1.0.
上傳時間： 2013-12-09
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本文設(shè)計的電子提花機控制器，從紡織發(fā)展方 向出發(fā)，針對中小型紡織企業(yè)的需求，改進了傳統(tǒng) 提花機控制器的一些問題。從實際運行效果來看， 控制器運行穩(wěn)定可靠。差分信號驅(qū)動以及反饋校驗 使系統(tǒng)具有很強的抗電磁干擾性，誤碼率很低。電 磁驅(qū)動電壓低，降低了電源功率，提高了系統(tǒng)的穩(wěn)r 定性。采用光纖通信進行信號傳輸與驅(qū)動方案，提 高傳輸距離和可靠性，為電子提花機的升級打下了 良好的基礎(chǔ)。設(shè)計中芯片選取低功耗節(jié)能型芯片， 降低整機功耗，節(jié)約成本。使用U盤作為花型文件 的存儲介質(zhì)，大大提高了花型設(shè)計的速度，降低了 設(shè)計成本。配合以雙路復(fù)合式電磁選針器和單動式 提針機構(gòu)，整機造價可降低60％以上¨J。總的來 說，該控制器成本低廉，性能良好，維護方便，為 中小型紡織企業(yè)節(jié)省成本，提高效益，值得推廣。
上傳時間： 2015-05-05
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一博科技PCB設(shè)計指導(dǎo)書VER1.0. 66頁常見信號介紹 1.1 數(shù)字信號 1.1.1 CPU 常稱處理器，系統(tǒng)通過數(shù)據(jù)總線、地址總線、控制總線實現(xiàn)處理器、控制芯片、存 儲器之間的數(shù)據(jù)交換。 地址總線：ADD* （如：ADDR1） 數(shù)據(jù)總線：D* （如：SDDATA0） 控制總線：讀寫信號（如：WE_N），片選信號（如：SDCS0_N），地址行列選擇信 號（如：SDRAS_N），時鐘信號（如：CLK），時鐘使能信號（如：SDCKE）等。 與CPU對應(yīng)的存儲器是SDRAM，以及速率較高的DDR存儲器： SDRAM：是目前主推的PC100和PC133規(guī)范所廣泛使用的內(nèi)存類型，它的帶寬為64位， 支持3.3V電壓的LVTTL，目前產(chǎn)品的最高速度可達5ns。它與CPU使用相同的時鐘頻 率進行數(shù)據(jù)交換，它的工作頻率是與CPU的外頻同步的，不存在延遲或等待時間。 SDRAM與時鐘完全同步。 DDR：速率比SDRAM高的內(nèi)存器，可達到800M，它在時鐘觸發(fā)沿的上、下沿都能進行 數(shù)據(jù)傳輸，所以即使在133MHz的總線頻率下的帶寬也能達到2.128GB/s。它的地址 與其它控制界面與SDRAM相同，支持2.5V/1.8V的SSTL2標準. 阻抗控制在50Ω±10 ％. 利用時鐘的邊緣進行數(shù)據(jù)傳送的，速率是SDRAM的兩倍. 其時鐘是采用差分方 式。 1.1.2 PCI PCI總線：PCI總線是一種高速的、32/64位的多地址/數(shù)據(jù)線，用于控制器件、外圍 接口、處理器/存儲系統(tǒng)之間進行互聯(lián)。PCI 的信號定義包括兩部份(如下圖)：必 須的(左半部份)與可選的（右半部份）。其中“# ”代表低電平有效。
標簽： pcb設(shè)計
上傳時間： 2022-02-06
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是一個集成的熱電偶測量系統(tǒng)，基于AD7124-4/AD7124-8低功耗、低噪聲、24位 - 型模數(shù)轉(zhuǎn)換器(ADC)，針對高精度測量應(yīng)用而優(yōu)化。使用該系統(tǒng)的熱電偶測量在?50°C至+200°C的測量溫度范圍內(nèi)具有±1°C的整體系統(tǒng)精度。系統(tǒng)的典型無噪聲碼分辨率約為15位。AD7124-4可配置為4個差分或7個偽差分輸入通道，而AD7124-8可配置為8個差分或15個偽差分輸入通道。片內(nèi)低噪聲可編程增益陣列(PGA)確保ADC中可直接輸入小信號。
標簽： adc
上傳時間： 2022-05-25
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隨著半導(dǎo)體技術(shù)的發(fā)展，模數(shù)轉(zhuǎn)換器（Analog to Digital Converter，ADC）作為模擬與數(shù)字接口電路的關(guān)鍵模塊，對性能的要求越來越高。為了滿足這些要求，模數(shù)轉(zhuǎn)換器正朝著低功耗、高分辨率和高速度方向快速發(fā)展。在磁盤驅(qū)動器讀取通道、測試設(shè)備、纖維光接收器前端和日期通信鏈路等高性能系統(tǒng)中，高速模數(shù)轉(zhuǎn)換器是最重要的結(jié)構(gòu)單元。因此，對模數(shù)轉(zhuǎn)換器的性能，尤其是速度的要求與日俱增，甚至是決定系統(tǒng)性能的關(guān)鍵因素。在分析各種結(jié)構(gòu)的高速模數(shù)轉(zhuǎn)換器的基礎(chǔ)上，本文設(shè)計了一個分辨率為6位，采樣時鐘為1GS/s的超高速模數(shù)轉(zhuǎn)換器。本設(shè)計采用的是最適合應(yīng)用于超高速A/D轉(zhuǎn)換器的全并行結(jié)構(gòu)，整個結(jié)構(gòu)是由分壓電阻階梯，電壓比較器，數(shù)字編碼電路三部分組成。在電路設(shè)計過程中，主要從以下幾個方面進行分析和改進：采用了無采樣/保持電路的全并行結(jié)構(gòu)；在預(yù)放大電路中，使用交叉耦合對晶體管作為負載來降低輸入電容和增加放大電路的帶寬，從而提高比較器的比較速度和信噪比；在比較器的輸出端采用時鐘控制的自偏置差分放大器作為輸出緩沖級，使得比較輸出結(jié)果能快速轉(zhuǎn)換為數(shù)字電平，以此來提高ADC的轉(zhuǎn)換速度；在編碼電路上，先將比較器輸出的溫度計碼轉(zhuǎn)換成格雷碼，再把格雷碼轉(zhuǎn)換成二進制碼，這樣進一步提高ADC的轉(zhuǎn)換速度和減少誤碼率。
上傳時間： 2022-06-22
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