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電纜偏心嚴重影響電纜的質量，因此在電纜生產時必須要進行偏心檢測。該文針對目前我國電纜偏心檢測技術落后的現狀，提出采用電渦流檢測方法來研制可以對電纜進行在線實時偏心檢測的自動化系統，并對此項檢測技術進行了詳細研究。 該文先從偏心傳感器、數據采集器和上位機系統三大部分對電渦流式電纜偏心檢測系統進行了整體設計。完成了偏心傳感器探頭的設計并解決了偏心傳感器振蕩電路的電源供應問題和信號從旋轉部件到靜止部件的傳輸問題。以TLC2543A/D轉換器和AT89C52單片機為核心器件設計了數據采集器，完成模擬信號到數字信號的轉換，并通過RS-232串行通訊把采樣數據傳輸給PC機。利用VisualBasic語言開發了軟件系統，對接收的數據進行了處理并對結果進行了輸出顯示。 為了提高檢測系統的精度，系統中采用了模擬濾波器和數字濾波器。根據檢測系統中信號的特點，分別確定了模擬濾波器和數字濾波器的性能指標，設計了抗混疊的3階巴特沃思模擬濾波器和5階橢圓型ⅡR低通數字濾波器，并采用適當的方法進行了實現。在靜態的電纜偏心檢測實驗系統中對濾波器的性能進行了驗證。 偏心傳感器是檢測系統中的關鍵部件，它的性能至關重要。該文通過構造的靜態實驗系統對偏心傳感器的性能進行了研究，分析了被測電纜線芯直徑、檢測線圈的匝數和檢測探頭的尺寸對偏心傳感器性能的影響。
上傳時間： 2013-06-19
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滾筒式洗衣機在其工作運轉，尤其是其脫水甩干時的振動，一直是個突出的問題。滾筒洗衣機在運行過程中由于衣物的不平衡分布，會使滾筒受到變載荷與變方向偏心力激勵的作用并引起激烈的振動，使得整機的振動不僅產生很大的噪音，而且對洗衣機機械與電器部件的壽命產生影響。因為傳統機械減振方法存在通用性方面的限制，近年來隨著技術的發展，從機電一體化系統的角度出發，綜合運用機械、電子、電機等方面的技術，提高洗衣機的振動控制效果已成為趨勢。 本文從課題要求和實際應用出發，在與日本松下公司合作的基礎上，針對National NA—V82型號滾筒洗衣機，以電力電子用數字控制開發系統MyWay PE—Expert作為控制系統，構建了滾筒洗衣機驅動系統平臺，并開發了一種新型的低振動的滾筒洗衣機驅動控制方法。本文的結構和主要研究內容如下： 第一章簡單介紹了滾筒洗衣機的發展現狀，通過對課題的背景介紹，闡述了課題的實際意義。其后詳細介紹了傳統的機械減振手段以及新型的通過電機控制技術實現的減振方法。通過對兩者的分析比較，提出了本文的主要工作及方案。 第二章介紹了驅動系統主要硬件組成及各部分之間的連接，給出了驅動系統的詳細連接圖。同時給出了基于矢量控制的驅動系統基本控制方法的原理和說明。最后還介紹了振動測量設備并確定其使用方案。 第三章研究了振動產生的機理，對振動規律進行分析。提出了基于加速度傳感器的偏心負載位置以及質量的實時測定方法。并通過仿真和實驗分析，研究了脈動轉矩對電機振動的影響。最后在此基礎之上，提出了基于脈動轉矩的低振動的滾筒洗衣機驅動系統控制方法：分段線性化振動抑制法以及自振動抑制法。 第四章通過實驗研究，確定低振動驅動控制方法所需要的相關參數。并驗證了偏心負載位置以及質量實時測定方法的精度和基于脈動轉矩的低振動的滾筒洗衣機驅動系統控制方法的效果。 第五章總結了研究的主要工作，并對未來的工作方向進行了研究和討論。
上傳時間： 2013-04-24
上傳用戶：q123321
電子式互感器與傳統電磁式互感器相比，在帶寬、絕緣和成本等方面具有優勢，因而代表了高電壓等級電力系統中電流和電壓測量的一種極具吸引力的發展方向。隨著信息技術的發展和電力市場中競爭機制的形成，電子式互感器成為人們研究的熱點；越來越多的新技術被引入到電子式互感器設計中，以提高其工作可靠性，降低運行總成本，減小對生態環境的壓力。本文圍繞電子式互感器實用化中的關鍵技術而展開理論與實驗研究，具體包括新型傳感器、雙傳感器的數據融合算法、數字接口、組合式電源、低功耗技術和自監測功能的實現等。 目前電子式電流互感器(ECT)大多數采用單傳感器開環結構，對每個環節的精度和可靠性的要求都很高，嚴重制約了ECT整體性能的提高，影響其實用化。本文介紹了新型傳感器～鐵心線圈式低功率電流傳感器(LPET)和印刷電路板(PCB)空心線圈及其數字積分器，在此基礎上設計了一種基于LPCT和PCB空心線圈的組合結構的新型電流傳感器。該結構具有并聯的特點，結合了這兩種互感器的優點，采用數據融合算法來處理兩路信號，實現高精度測量和提高系統可靠性，并探索出辨別LPET飽和的新方法。試驗和仿真結果表明，這種新型電流傳感器可以覆蓋較大的電流測量范圍，達到IEC 60044-8標準中關于測量(幅值誤差)、保護(復合誤差)和暫態響應(峰值)的準確度要求，能夠作為多用途電流傳感器使用。 在電子式電壓互感器方面，基于精密電阻分壓器的新型傳感器在原理、結構和輸出信號等方面與傳統的電壓互感器有很大不同，本文設計了一種可替代10kV電磁式電壓互感器的精密電阻分壓器。通過試驗研究與計算分析，得出其性能主要受電阻特性和雜散電容的影響，并給出了減小其誤差的方法。測試結果表明，設計的10kV精密電阻分壓器的準確度滿足IEC 60044-7標準要求，可達0.2級。 電子式互感器的關鍵技術之一是內部的數字化以及其標準化接口，本文以10kV組合型電子式互感器為對象設計了一種實用化的數字系統。以精密電阻分壓器作為電壓傳感器，電流傳感器則采用基于數據融合算法的LPCT和PCB空心線圈的組合結構。本文首先解決了互感器間的同步與傳感器間的內部同步問題，進而依照IEC61850-9-1標準，實現了組合型電子式互感器的100M以太網接口。 電子式電流互感器在高電壓等級的應用研究中，ECT高壓側的電源問題是關鍵技術之一。論文首先分析了兩種電源方案：取電CT電源和激光電源。取電CT電源通過一個特制的電流互感器(取電CT)，直接從高壓側母線電流中獲取電能。在取電CT和整流橋之間設計一個串聯電感，大大降低了施加在整流橋上的的感應電壓并限制了取電CT的輸出電流，起到了穩定電壓和保護后續電路的作用。激光電源方案以先進的光電轉換器、半導體激光二極管和光纖為基礎，單獨一根上行光纖同時完成供能和控制信號的傳輸，在不影響光供能穩定性的情況下，數據通信完成在短暫的供能間隔中。在高電位端控制信號通過在能量變換電路中增加一個比較器電路被提取出來。本文還提出了一種將兩種供能方式結合使用的組合電源，并設計了這兩種電源之間的切換方法，解決了取電CT電源的死區問題，延長了激光器的使用壽命。作為綜合應用實例，設計并完成了以LPCT為傳感器、由組合電源供能、采用低功耗技術的高壓電子式電流互感器。互感器高壓側的一次轉換器能夠提供兩路傳感器數據通道，并且具有溫度補償和采集通道的自校正功能，在更寬溫度、更大電流范圍內保證了極高的測量精度：互感器低電位端的二次轉換器具有數字和模擬接口，可以接收數據并發送命令來控制一次轉換器，包括同步和校正命令在內的數據信號可以通過同一根供能光纖傳送到一次轉換器。該互感器具有在線監測功能，這種預防性維護和自檢測功能夠提示維護或提出警告，提高了可靠性。系統測試表明：具有低功耗光纖發射驅動電路的一次轉換器平均功耗在40mw以下：上行光纖中通信波特率可以達到200kb/s，下行光纖中更是高達2Mb/s；系統準確度同時滿足IEC6044-8標準對0.2S級測量和5TPE級保護電子式互感器的要求。
上傳時間： 2013-06-09
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近年來，以電池作為電源的微電子產品得到廣泛使用，因而迫切要求采用低電源電壓的模擬電路來降低功耗。目前低電壓、低功耗的模擬電路設計技術正成為微電子行業研究的熱點之一。 在模擬集成電路中，運算放大器是最基本的電路，所以設計低電壓、低功耗的運算放大器非常必要。在實現低電壓、低功耗設計的過程中，必須考慮電路的主要性能指標。由于電源電壓的降低會影響電路的性能，所以只實現低壓、低功耗的目標而不實現優良的性能(如高速)是不大妥當的。 論文對國內外的低電壓、低功耗模擬電路的設計方法做了廣泛的調查研究，分析了這些方法的工作原理和各自的優缺點，在吸收這些成果的基礎上設計了一個3.3 V低功耗、高速、軌對軌的CMOS/BiCMOS運算放大器。在設計輸入級時，選擇了兩級直接共源一共柵輸入級結構；為穩定運放輸出共模電壓，設計了共模負反饋電路，并進行了共模回路補償；在偏置電路設計中，電流鏡負載并不采用傳統的標準共源-共柵結構，而是采用適合在低壓工況下的低壓、寬擺幅共源-共柵結構；為了提高效率，在設計時采用了推挽共源極放大器作為輸出級，輸出電壓擺幅基本上達到了軌對軌；并采用帶有調零電阻的密勒補償技術對運放進行頻率補償。 采用標準的上華科技CSMC 0.6μpm CMOS工藝參數，對整個運放電路進行了設計，并通過了HSPICE軟件進行了仿真。結果表明，當接有5 pF負載電容和20 kΩ負載電阻時，所設計的CMOS運放的靜態功耗只有9.6 mW，時延為16.8ns，開環增益、單位增益帶寬和相位裕度分別達到82.78 dB，52.8 MHz和76°，而所設計的BiCMOS運放的靜態功耗達到10.2 mW，時延為12.7 ns，開環增益、單位增益帶寬和相位裕度分別為83.3 dB、75 MHz以及63°，各項技術指標都達到了設計要求。
標簽： CMOSBiCMOS 低壓 低功耗
上傳時間： 2013-06-29
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圖像的采集和傳輸是實時監控、遠程控制、智能小區等諸多領域的關鍵技術。基于傳統：PC的圖像采集已成為現實。隨著信息技術的迅速發展，嵌入式系統的研究開發成為了后PC時代的一個熱點，它被廣泛應用于工業現場、信息家電等各行各業。同時，圖像的遠程采集傳輸也朝著專業化、多樣化和低成本的方向發展。利用嵌入式技術來實現圖像的遠程采集傳輸正順應了時代發展，有較大的實用價值。 本文主要研究了基于嵌入式的遠程圖像采集傳輸系統。嵌入式終端采用$3C2410為核心的目標板為硬件平臺，采用嵌入式Linux為系統平臺。系統通過連接在嵌入式終端的USB攝像頭完成靜態圖像數據采集，并進行圖像壓縮處理。在圖像傳輸方面，論文設計了兩種模式：一種是通過Intemet傳輸的、基于B/S模式的傳輸方式。在該模式下，遠端客戶機通過瀏覽器訪問架設在終端里的嵌入式服務器而獲得圖像信息。另一種是基于GPRS網絡實現遠程無線圖像傳輸。終端將采集到的圖像數據通過GPRS網絡發送到擁有固定Ip的監控服務器上來完成圖像遠程傳輸。 本文首先介紹了圖像采集傳輸和嵌入式方面的相關內容，并介紹了本論文所采用的開發平臺。為了順利開發接著構建了開發環境，這里包括U-boot的移植、Linux系統的內核編譯和移植、設備驅動模塊的加載以及交叉編譯環境的建立。在此基礎上，利用Vide04Linux的接口函數，用C語言實現了圖像原始數據的采集程序，并利用JPEG算法了實現圖像壓縮。在基于B/S模式的傳輸方式中，首先利用Boa架設了嵌入式服務器，然后用C語言完成CGI腳本，該腳本將圖像嵌入網頁并實時更新以實現網頁的動態輸出。在基于GPRS實現遠程無線圖像傳輸方式中，論文詳細分析了系統通訊數據流的特征，提出了采用辨識特征字符、數據打包等策略以實現GPRS的網絡連接和數據通訊，并且在此基礎上用C語言編程實現。同時，在PC(Linux)上用Socket編程實現了監控服務器軟件，該軟件用以接收圖像數據和控制嵌入式終端的系統狀態。最后，論文分析比較了兩種傳輸方式的區別和優缺點。試驗證明，采用兩種方式都能成功實現圖像的遠程采集傳輸，并且試驗效果較好。
上傳時間： 2013-05-17
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隨著圖像處理技術的不斷發展，圖像處理技術在國民經濟和社會生活的各個方面都得到了廣泛的運用。與此同時，人們對圖像處理的要求也越來越高。傳統的數字圖像處理器件主要有專用集成芯片（Application Specific Integrated Circuit）和數字信號處理器（Digital Signal Process）。進入20世紀以來，伴隨著半導體技術的發展，現場可編程門陣列FPGA以其應用靈活、集成度高、功能強大、設計周期短、開發成本低的特點，越來越多地被應用在圖像處理領域。大量實踐證明，FPGA的并行處理能力與流水線作業能顯著地提高圖像處理的速度，因此基于FPGA的圖像處理系統有著廣闊的發展前景。 本文研究的是一個在嵌入式視頻監控系統下的圖像預處理子系統。首先實現了一個通用可重復配置的圖像處理算法研究硬件平臺，完成圖像的采集、接收、處理、存儲、輸出等功能。由于FPGA本身具有完全的可重復配置性，所以該架構的硬件平臺可以很方便的升級和重復配置。其次在該平臺上，本文使用Verilog HDL硬件語言在FPGA芯片上實現了多種圖像預處理算法。在實現過程中，為了充分發揮FPGA在并行處理方面的強大功能，本文對算法做了一定的改進，使其盡量能使用并行處理的方式來完成。實驗結果表明，本圖像預處理系統能在毫秒級高速地完成多種圖像算法，完全能夠滿足視頻監控系統50幀/秒的輸出要求。 最后根據視頻監控系統在實際運用中出現的噪聲類型多樣化的情況，我們設計了一種基于反饋理論的圖像處理效果控制模塊。該模塊能通過對處理后圖像峰值信噪比（PSNR）的分析，控制FPGA對下一幅圖像的噪聲采用更有針對性的圖像處理方法。
上傳時間： 2013-05-20
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在圖像處理、數據傳輸、雷達接收等現代信號處理領域，對信號處理的穩定性、實時性和靈活性都有很高的要求。FIR數字濾波器因其線性相位特性滿足了現代信號處理領域對濾波器的高性能要求，成為應用最廣泛的數字濾波器之一。高密度的FPGA兼顧實時性和靈活性，為FIR數字濾波器的實現提供了強大的硬件支持。 現今FIR數字濾波器的FPGA實現方法中最常用的是基于DA的實現方法和基于CSD編碼的實現方法，本文對這兩種實現方法進行了深入的探討，并進行了一定的改進。本論文所做的主要工作和創新如下： 1、對FIR數字濾波器的硬件實現方法進行了理論研究，其中著重對并行FIR數字濾波器的實現方法進行了深入探討并提出了一個改進的實現方法：基于CSD-DA的改進實現方法。這個實現方法在一定情況下比單純的基于CSD編碼的實現方法和基于DA的實現方法都要節約芯片面積。 2、經過電路建模和數學推導提出了“CSD-DA擇優比較法”。該比較法可以從基于CSD編碼的實現方法、基于DA的實現方法以及基于CSD-DA的改進實現方法中較精確的選擇出最佳實現方法。 3、用Cyclone EPEC6Q240C8芯片和音頻編解碼芯片TLV320AIC23B實現了一個可以濾除音頻信號中高頻噪聲的音頻FIR數字低通濾波器。
上傳時間： 2013-06-07
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隨著電子技術的快速發展，各種電子設備對時間精度的要求日益提升。在衛星發射、導航、導彈控制、潛艇定位、各種觀測、通信等方面，時鐘同步技術都發揮著極其重要的作用，得到了廣泛的推廣。對于分布式采集系統來說，中心主站需要對來自于不同采集設備的采集數據進行匯總和分析，得到各個采集點對同一事件的采集時間差異，通過對該時間差異的分析，最終做出對事件的準確判斷。如果分布式采集系統中的各個采集設備不具有統一的時鐘基準，那么得到的各個采集時間差異就不能反映出實際情況，中心主站也無法準確地對事件進行分析和判斷，甚至得出錯誤的結論。因此，時鐘同步是分布式采集系統正常運作的必要前提。 目前國內外時鐘同步領域常用的技術有GPS授時技術，鎖相環技術和IRIG-B 碼等。GPS授時技術雖然精度高，抗干擾性強，但是由于需要專用的GPS接收機，若單純使用GPS 授時技術做時鐘同步，就需要在每個采集點安裝接收機，成本較高。鎖相環是一種讓輸出信號在頻率和相位上與輸入參考信號同步的技術，輸出信號的時鐘準確度和穩定性直接依賴于輸入參考信號。IRIG-B 碼是一種信息量大，適合傳輸的時間碼，但是由于其時間精度低，不適合應用于高精度時鐘同步的系統。基于上述分析，本文結合這三種常用技術，提出了一種基于FPGA的分布式采集系統時鐘同步控制技術。該技術既保留了GPS 授時的高精確度和高穩定性，又具備IRIG-B時間碼易傳輸和低成本的特性，為分布式采集系統中的時鐘同步提供了一種新的解決方案。 本文中的設計采用了Ublox公司的精確授時GPS芯片LEA-5T，通過對GPS芯片串行時間信息解碼，獲得準確的UTC時間，并實現了分布式采集系統中各個采集設備的精確時間打碼。為了能夠使整個分布式采集系統具有統一的高精度數據采集時鐘，本論文采用了數模混合的鎖相環技術，將GPS 接收芯片輸出的高精度秒信號作為參考基準，生成了與秒信號高精度同步的100MHZ 高頻時鐘。本文在FPGA 中完成了IRIG-B 碼的編碼部分，將B 碼的準時標志與GPS 秒信號同步，提高了IRIG-B 碼的時間精度。在分布式采集系統中，IRIG-B時間碼能直接通過串口或光纖將各個采集點時間與UTC時間統一，節約了各點布設GPS 接收機的高昂成本。最后，通過PC104總線對時鐘同步控制卡進行了數據讀取和測試，通過實驗結果的分析，提出了改進方案。實驗表明，改進后的時鐘同步控制方案具有很高的時鐘同步精度，對時鐘同步技術有著重大的推進意義！
上傳時間： 2013-08-05
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當今，移動通信正處于向第四代通信系統發展的階段，OFDM技術作為第四代數字移動通信(4G)系統的關鍵技術之一，被包括LTE在內的眾多準4G協議所采用。IDFT/DFT作為OFDM系統中的關鍵功能模塊，其精度對基帶解調性能產生著重大的影響，尤其對LTE上行所采用的SC_FDMA更是如此。為了使定點化IDFT/DFT達到較好的性能，本文采用數字自動增益控制(DAGC)技術，以解決過大輸入信號動態范圍所造成的IDFT/DFT輸出信噪比(SNR)惡化問題。 首先，本文簡單介紹了較為成熟的AAGC(模擬AGC)技術，并重點關注近年來為了改善其性能而興起的數字化AGC技術，它們主要用于壓縮ADC輸入動態范圍以防止其飽和。針對基帶處理中具有累加特性的定點化IDFT/DFT技術，進一步分析了AAGC技術和基帶DAGC在實施對象，實現方法等上的異同點，指出了基帶DAGC的必要性。 其次，根據LTE協議，搭建了從調制到解調的基帶PUSCH處理鏈路，并針對基于DFT的信道估計方法的缺點，使用簡單的兩點替換實現了優化，通過高斯信道下的MATLAB仿真，證明其可以達到理想效果。仿真結果還表明，在不考慮同步問題的高斯信道下，本文所搭建的基帶處理鏈路，采用64QAM進行調制，也能達到在SNR高于17dB時，硬判譯碼結果為極低誤碼率(BER)的效果。 再次，在所搭建鏈路的基礎上，通過理論分析和MATLAB仿真，證明了包括時域和頻域DAGC在內的基帶DAGC具有穩定接收鏈路解調性能的作用。同時，通過對幾種DAGC算法的比較后，得到的一套適用于實現的基帶DAGC算法，可以使IDFT/DFT的輸出SNR處于最佳范圍，從而滿足LTE系統基帶解調的要求。針對時域和頻域DAGC的差異，分別選定移位和加法，以及查表的方式進行基帶DAGC算法的實現。 最后，本文對選定的基帶DAGC算法進行了FPGA設計，仿真、綜合和上板結果說明，時域和頻域DAGC實現方法占用資源較少，容易進行集成，能夠達到的最高工作頻率較高，完全滿足基帶處理的速率要求，可以流水處理每一個IQ數據，使之滿足基帶解調性能。
上傳時間： 2013-05-17
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隨著信息時代的到來，用戶對數據保護和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號經信道傳輸后，到達接收端不可避免地會受到干擾而出現信號失真。因此需要采用差錯控制技術來檢測和糾正由信道失真引起的信息傳輸錯誤。RS（Reed—Solomon）碼是差錯控制領域中一類重要的線性分組碼，由于它編解碼結構相對固定，性能強，不但可以糾正隨機差錯，而且對突發錯誤的糾錯能力也很強，被廣泛應用在數字通信、數據存儲系統中，以滿足對數據傳輸通道可靠性的要求。因此設計一款高性能的RS編解碼器不但具有很大的應用意義，而且具有相當大的經濟價值。 本文首先介紹了線形分組碼及其子碼循環碼、BCH碼的基礎理論知識，重點介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進行，接著介紹了有限域的有關理論。基于RS碼傳統的單倍結構，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實現。其中編碼器基于傳統的線性反饋移位寄存器除法電路并進行八倍并行擴展，譯碼器關鍵方程求解模塊基于修正的歐幾里德算法設計了一種便于硬件實現的脈動關鍵方程求解結構，其他模塊均采用九倍并行實現。由于進行了超前運算、流水線及并行處理，使編解碼的數據吞吐量大為提高，同時延時更小。 本論文設計了C++仿真平臺，并與HDL代碼結果進行了對比驗證。Verilog HDL代碼經過modelsim仿真驗證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進行綜合驗證以及靜態時序分析，綜合軟件為QUATURSⅡ V8．0。驗證及測試表明，本設計在滿足編解碼基本功能的基礎上，能夠實現數據的高吞吐量和低延時傳輸，達到性能指標要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實現方面的研究成果，具有通用性、可移植性，有一定的理論及經濟價值。
上傳時間： 2013-04-24
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