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偏移技術(shù)(shù)

華碩內(nèi)部的PCB設(shè)計規(guī)范

確保產(chǎn)品之制造性, R&D在設(shè)計階段必須遵循Layout相關(guān)規(guī)范, 以利制造單位能順利生產(chǎn), 確保產(chǎn)品良率, 降低因設(shè)計而重工之浪費. “PCB Layout Rule” Rev1.60 (發(fā)文字號： MT-8-2-0029)發(fā)文后, 尚有訂定不足之處, 經(jīng)補充修正成“PCB Layout Rule” Rev1.70. PCB Layout Rule Rev1.70, 規(guī)范內(nèi)容如附件所示, 其中分為: (1) ”PCB LAYOUT 基本規(guī)范”:為R&D Layout時必須遵守的事項, 否則SMT,DIP,裁板時無法生產(chǎn). (2) “錫偷LAYOUT RULE建議規(guī)范”: 加適合的錫偷可降低短路及錫球. (3) “PCB LAYOUT 建議規(guī)范”:為制造單位為提高量產(chǎn)良率,建議R&D在design階段即加入PCB Layout. (4) ”零件選用建議規(guī)范”: Connector零件在未來應(yīng)用逐漸廣泛, 又是SMT生產(chǎn)時是偏移及置件不良的主因,故制造希望R&D及采購在購買異形零件時能顧慮制造的需求, 提高自動置件的比例. (5) “零件包裝建議規(guī)范”:,零件taping包裝時, taping的公差尺寸規(guī)范,以降低拋料率.

標簽： PCB 華碩設(shè)計規(guī)范

上傳時間： 2013-04-24

上傳用戶：vendy
中頻數(shù)字相關(guān)解擴器研究與工程實現(xiàn)

本文從工程設(shè)計和應(yīng)用出發(fā),根據(jù)某機載設(shè)備直接序列擴頻(DS-SS)接收機聲表面波可編程抽頭延遲線(SAW.P.TDL)中頻相關(guān)解擴電路的指標要求,提出了基于FPGA器件的中頻數(shù)字相關(guān)解擴器的替代設(shè)計方案,通過理論分析、軟件仿真、數(shù)學(xué)計算、電路設(shè)計等方法和手段,研制出了滿足使用環(huán)境要求的工程化的中頻數(shù)字相關(guān)器,經(jīng)過主要性能參數(shù)的測試和環(huán)境溫度驗證試驗,并在整機上進行了試驗和試用,結(jié)果表明電路性能指標達到了設(shè)計要求。對工程應(yīng)用中的部分問題進行了初步研究和分析,其中較詳細地分析了SAW卷積器、SAW.P.TDL以及中頻數(shù)字相關(guān)器在BPSK直擴信號相關(guān)解擴時的頻率響應(yīng)特性。論文的主要工作在于： (1)根據(jù)某機載設(shè)備擴頻接收機基于SAW.P.TDL的中頻解擴電路要求,進行理論分析、電路設(shè)計、軟件編程,研制基于FPGA器件的中頻數(shù)字相關(guān)器,要求可在擴頻接收機中原位替代原SAW相關(guān)解擴電路； (2)對中頻數(shù)字相關(guān)器的主要性能參數(shù)進行測試,進行了必要的高低溫等環(huán)境試驗,確定電路是否達到設(shè)計指標和是否滿足高低溫等環(huán)境條件要求； (3)將基于FPGA的中頻數(shù)字相關(guān)器裝入擴頻接收機,與原SAW.P.TDL中頻解擴電路置換,確定與接收機的電磁兼容性、與中放電路的匹配和適應(yīng)性,測試整個擴頻接收機的靈敏度、動態(tài)范圍、解碼概率等指標是否滿足接收機模塊技術(shù)規(guī)范要求； (4)將改進后的擴頻接收機裝入某機載設(shè)備,測試與接收機相關(guān)的性能參數(shù),整機進行高低溫等主要環(huán)境試驗,確定電路變化后的整機設(shè)備各項指標是否滿足其技術(shù)規(guī)范要求； (5)通過對基于FPGA的中頻數(shù)字相關(guān)器與SAW.P.TDL的主要性能參數(shù)進行對比測試和分析,特別是電路對頻率偏移響應(yīng)特性的對比分析,從而得出初步的結(jié)論。

標簽： 中頻數(shù)字工程實現(xiàn)

上傳時間： 2013-06-22

上傳用戶：徐孺
應(yīng)用于十萬門FPGA的全數(shù)字鎖相環(huán)設(shè)計

在過去的十幾年間，F(xiàn)PGA取得了驚人的發(fā)展：集成度已達到1000萬等效門、速度可達到400～500MHz。隨著FPGA的集成度不斷增大，在高密度FPGA中，芯片上時鐘的分布質(zhì)量就變得越來越重要。時鐘延時和時鐘相位偏移已成為影響系統(tǒng)性能的重要因素。現(xiàn)在，解決時鐘延時問題主要使用時鐘延時補償電路。為了消除FPGA芯片內(nèi)的時鐘延時，減小時鐘偏差，本文設(shè)計了內(nèi)置于FPGA芯片中的延遲鎖相環(huán)，采用一種全數(shù)字的電路結(jié)構(gòu)，將傳統(tǒng)DLL中的用模擬方式實現(xiàn)的環(huán)路濾波器和壓控延遲鏈改進為數(shù)字方式實現(xiàn)的時鐘延遲測量電路，和延時補償調(diào)整電路，配合特定的控制邏輯電路，完成時鐘延時補償。在輸入時鐘頻率不變的情況下，只需一次調(diào)節(jié)過程即可完成輸入輸出時鐘的同步，鎖定時間較短，噪聲不會積累，抗干擾性好。在Smic0.18um工藝下，設(shè)計出的時鐘延時補償電路工作頻率范圍從25MHz到300MHz，最大抖動時間為35ps，鎖定時間為13個輸入時鐘周期。另外，完成了時鐘相移電路的設(shè)計，實現(xiàn)可編程相移，為用戶提供與輸入時鐘同頻的相位差為90度，180度，270度的相移時鐘；時鐘占空比調(diào)節(jié)電路的設(shè)計，實現(xiàn)可編程占空比，可以提供占空比為50/50的時鐘信號；時鐘分頻電路的設(shè)計，實現(xiàn)頻率分頻，提供1.5，2，2.5，3，4，5，8，16分頻時鐘。

標簽： FPGA 應(yīng)用于全數(shù)字鎖相環(huán)

上傳時間： 2013-07-06

上傳用戶：LouieWu
全數(shù)字OQPSK解調(diào)算法的研究及FPGA實現(xiàn)

隨著各種通信系統(tǒng)數(shù)量的日益增多，為了充分地利用有限的頻譜資源，高頻譜利用率的調(diào)制技術(shù)不斷被應(yīng)用。偏移正交相移鍵控(OQPSK: Offset QuadraturePhase Shift Keying)是一種恒包絡(luò)調(diào)制技術(shù)，具有較高的頻譜利用率和功率利用率，廣泛應(yīng)用于衛(wèi)星通信系統(tǒng)和地面移動通信系統(tǒng)。因此，對于OQPSK全數(shù)字解調(diào)技術(shù)的研究具有一定的理論價值。本文以軟件無線電和全數(shù)字解調(diào)的相關(guān)理論為指導(dǎo)，成功設(shè)計并實現(xiàn)了基于FPGA的OQPSK全數(shù)字解調(diào)。論文介紹了OQPSK全數(shù)字接收解調(diào)原理和基于軟件無線電設(shè)計思想的全數(shù)字接收機的基本結(jié)構(gòu)，詳細闡述了當今OQPSK數(shù)字解調(diào)中載波頻率同步、載波相位同步、時鐘同步和數(shù)據(jù)幀同步的一些常用算法，并選擇了相應(yīng)算法構(gòu)建了三種系統(tǒng)級的實現(xiàn)方案。通過MATLAB對解調(diào)方案的仿真和性能分析，確定了FPGA中的系統(tǒng)實現(xiàn)方案。在此基礎(chǔ)上，本文采用VerilogHDL硬件描述語言在Altera公司的Quartus II開發(fā)平臺上設(shè)計了同步解調(diào)系統(tǒng)中的各個模塊，還對各模塊和整個系統(tǒng)在ModelSim中進行了時序仿真驗證，并對設(shè)計中出現(xiàn)的問題進行了修正。最后，經(jīng)過FPGA調(diào)試工具嵌入式邏輯分析儀SignalTapⅡ的硬件實際測試，本文對系統(tǒng)方案進行了最終的改進與調(diào)整。實際測試結(jié)果表明，本文的設(shè)計最終能夠達到了預(yù)期的指標和要求。本課題設(shè)計經(jīng)過時序和資源優(yōu)化后還可以向ASIC和系統(tǒng)級SOC轉(zhuǎn)化，以進一步縮小系統(tǒng)體積、降低成本和提高電路的可靠性，因此具有良好的實際應(yīng)用價值。

標簽： OQPSK FPGA 全數(shù)字解調(diào)

上傳時間： 2013-07-14

上傳用戶：aappkkee
基于FPGA的ADC并行測試方法研究

高性能ADC產(chǎn)品的出現(xiàn)，給混合信號測試領(lǐng)域帶來前所未有的挑戰(zhàn)。并行ADC測試方案實現(xiàn)了多個ADC測試過程的并行化和實時化，減少了單個ADC的平均測試時間，從而降低ADC測試成本。本文實現(xiàn)了基于FPGA的ADC并行測試方法。在閱讀相關(guān)文獻的基礎(chǔ)上，總結(jié)了常用ADC參數(shù)測試方法和測試流程。使用FPGA實現(xiàn)時域參數(shù)評估算法和頻域參數(shù)評估算法，并對2個ADC在不同樣本數(shù)條件下進行并行測試。　　本研究通過在FPGA內(nèi)部實現(xiàn)ADC測試時域算法和頻域算法相結(jié)合的方法來搭建測試系統(tǒng)，完成了音頻編解碼器WM8731L的控制模式接口、音頻數(shù)據(jù)接口、ADC測試時域算法和頻域算法的FPGA實現(xiàn)。整個測試系統(tǒng)使用Angilent33220A任意信號發(fā)生器提供模擬激勵信號，共用一個FPGA內(nèi)部實現(xiàn)的采樣時鐘控制模塊。并行測試系統(tǒng)將WM8731.L片內(nèi)的兩個獨立ADC的串行輸出數(shù)據(jù)分流成左右兩通道，并對其進行串并轉(zhuǎn)換。然后對左右兩個通道分別配置一個FFT算法模塊和時域算法模塊，并行地實現(xiàn)了ADC參數(shù)的評估算法。在樣本數(shù)分別為128和4096的實驗條件下，對WM8731L片內(nèi)2個被測.ADC并行地進行參數(shù)評估，被測參數(shù)包括增益GAIN、偏移量OFFSET、信噪比SNR、信號與噪聲諧波失真比SINAD、總諧波失真THD等5個常用參數(shù)。實驗結(jié)果表明，通過在FPGA內(nèi)配置2個獨立的參數(shù)計算模塊，可并行地實現(xiàn)對2個相同ADC的參數(shù)評估，減小單個ADC的平均測試時間。FPGA片內(nèi)實時評估算法的實現(xiàn)節(jié)省了測試樣本傳輸至自動測試機PC端的時間。而且只需將HDL代碼多次復(fù)制，就可實現(xiàn)多個被測ADC在同一時刻并行地被評估，配置靈活?；贔PGA的ADC并行測試方法易于實現(xiàn)，具有可行性，但由于噪聲的影響，測試精度有待進一步提高。該方法可用于自動測試機的混合信號選項卡或測試子系統(tǒng)。

標簽： FPGA ADC 并行測試方法研究

上傳時間： 2013-06-07

上傳用戶：gps6888
WinCE平臺上的語音識別程序

·詳細說明：wince平臺上的語音識別程序，基于evc++ 4.0。文件列表: pocketsphinx-0.3 ................\aclocal.m4 ................\autogen.sh ................\ChangeLog ................\config.gu

標簽： WinCE 語音識別程序

上傳時間： 2013-07-06

上傳用戶：小草123
串口獵人 ( Serial Hunter ) V31

在V29的版本上升級。發(fā)布日期2011-08-19. -------------------------------------------------------------------------------- 歡迎使用免費軟件《串口獵人》V31 ！ -------------------------------------------------------------------------------- 友情提醒1：本軟件如有新版本，將發(fā)布到我的博客《匠人的百寶箱》，歡迎光臨！友情提醒2：點擊右側(cè)【清除】按鈕，可清除本幫助信息。清除后如想再次查閱，請重啟軟件。 -------------------------------------------------------------------------------- 《串口獵人》功能簡介 -------------------------------------------------------------------------------- 一、基本功能 1、支持16個COM口、自動/手動搜索串口、串口參數(shù)的設(shè)置和查看。 2、支持查看或修改串口控制線（DTR、RTS、DCD等等）的狀態(tài)。 3、支持基本的收、發(fā)、查看、保存、載入、清除等功能。 4、兩種收發(fā)格式：HEX碼/字符串，支持中文字符串。（英文=ASCII碼，中文=ANSI(GBK)碼）。 5、大容量的收碼區(qū)，為了加快顯示速度會把超過10K的數(shù)據(jù)自動隱藏（可以點擊【全顯】鈕查看）。 6、收碼區(qū)的顯示方式可以靈活設(shè)置：原始接收數(shù)據(jù)、按幀換行、通道數(shù)據(jù)、發(fā)送數(shù)據(jù)。 7、可以為收到的數(shù)據(jù)標注時間和來源。 8、可以自動比對發(fā)碼區(qū)和收碼區(qū)的數(shù)據(jù)是否一致（用于自發(fā)自收測試模式）。 9、收碼區(qū)的內(nèi)容，可以點擊【轉(zhuǎn)發(fā)】鈕轉(zhuǎn)到發(fā)碼區(qū)。 10、可以在每次發(fā)碼之前自動清除收碼區(qū)。二、高級發(fā)碼功能 1、自動發(fā)列表功能：支持多組（最多16組）數(shù)據(jù)的輪流發(fā)送。 2、自動發(fā)文件功能：支持文件逐行發(fā)送。 3、輪發(fā)規(guī)則可以靈活設(shè)置，比如可以定時發(fā)，也可以收到應(yīng)答后立即發(fā)。 4、輪發(fā)的間隔、無應(yīng)答重發(fā)次數(shù)和循環(huán)次數(shù)均可靈活設(shè)置。 5、靈活的幀格式設(shè)置。支持自動添加幀頭、幀尾、幀長、校驗、回車換行符。 6、幀頭、幀尾、幀長、校驗，是否要參與校驗或計入幀長，皆可靈活設(shè)置。 7、支持3種校驗方式：SC(累加和校驗)、LRC(縱向冗余校驗)、BBC（異或和校驗）。 8、校驗碼和幀長的長度，可以選擇單/雙字節(jié)。三、高級收碼功能 1、支持按幀接收數(shù)據(jù)。 2、能自動進行幀結(jié)束判定（方式非常靈活，可以按幀頭、幀尾、幀長或時間）。 3、即時顯示最新一幀內(nèi)容。 4、擁有八個獨立接收通道，可以自動從指定幀中指定位置收取有效數(shù)據(jù)。 5、每個通道的數(shù)據(jù)，可以獨自顯示、保存、清除。也可以送到收碼區(qū)去顯示。 6、可以設(shè)置通道收取數(shù)據(jù)的首地址、字節(jié)長度（單字節(jié)或多字節(jié)）、碼制（HEX/BCD）、符號位形式。 7、示波器功能，可把收取的數(shù)據(jù)用波形方式顯示。示波器的通道數(shù)、倍率、偏移、周期、顏色和線寬等可調(diào)。 8、碼表功能，可把收取的數(shù)據(jù)用碼表方式顯示。（可以設(shè)置碼表的最大/最小值和報警值）。 9、柱狀圖功能，可把收取的數(shù)據(jù)用柱狀圖方式顯示。（也可以設(shè)置最大/最小值和報警值）。 10、可以把實施繪制的圖形保存為圖片。四、其它貼心設(shè)計 1、用戶的設(shè)置內(nèi)容，可以保存/載入或恢復(fù)默認值?？梢赃x擇啟動時載入默認值還是上次設(shè)置值。 2、可以通過提示區(qū)和狀態(tài)指示了解軟件當前工作狀態(tài)。 3、當鼠標停留在按鈕、文本框或其它控件上，會獲得必要的提示。 4、右下角的圖釘按鈕，可以把窗口釘在最前面，避免被其它窗口覆蓋。 5、附送串口電路、協(xié)議、碼表等參考資料。 6、在【版權(quán)信息】標簽頁有匠人的聯(lián)系方式，歡迎交流。

標簽： Serial Hunter V31 串口獵人

上傳時間： 2013-07-28

上傳用戶：lili1990
模擬信號發(fā)生頻率計方法

? 計算方法： 1) A值（相位）的計算：根據(jù)設(shè)置的相位值D（單位為度，0度-360度可設(shè)置），由公式A=D/360，得出A值，按四舍五入的方法得出相位A的最終值； 2) B偏移量值的計算：按B=512*(1/2VPP-VDC+20)/5； 3) C峰峰值的計算：按C=VPP/20V*4095；

標簽： 模擬信號發(fā)生頻率計

上傳時間： 2013-11-18

上傳用戶：xdqm
3GHz射頻信號源模塊GR6710

產(chǎn)品概要： 3GHz射頻信號源模塊GR6710是軟件程控的虛擬儀器模塊，可以通過測控軟件產(chǎn)生9kHz到3GHz的射頻信號源和AM/FM/CW調(diào)制輸出，具有CPCI、PXI、SPI、RS232、RS485和自定義IO接口。產(chǎn)品描述： 3GHz射頻信號源模塊GR6710是軟件程控的虛擬儀器模塊，可以通過測控軟件產(chǎn)生9kHz到3GHz的射頻信號源和AM/FM/CW調(diào)制輸出，還可以通過IQ選件實現(xiàn)其它任意調(diào)制輸出。GR6710既可程控發(fā)生點頻信號和掃頻信號，也支持內(nèi)部調(diào)制和外部調(diào)制。GR6710可安裝于3U/6U背板上工作，也可以獨立供電工作，使用靈活。該模塊可用于通信測試、校準信號源。技術(shù)指標頻率特性頻率范圍：9kHz～3GHz，500KHz以下指標不保證頻率分辨率：3Hz，1Hz（載頻<10MHz時）頻率穩(wěn)定度：晶振保證電平特性電平范圍：-110dBm～+10dBm 電平分辨率：0.5dB 電平準確度：≤±2.5dB@POWER<-90dBm，≤±1.5dB@POWER>-90dBm 輸出關(guān)斷功能頻譜純度諧波：9KHz～200MHz≥20dBc，200MHz～3GHz≥30dBc 非諧波：≤80dBc典型值（偏移10kHz，載頻<1GHz），≥68dBc（偏移10kHz，其它載頻），鎖相環(huán)小數(shù)分頻雜散≥64dBc（偏移10kHz） SSB相噪： ≤-98dBc/Hz 偏移20kHz（500MHz） ≤-102dBc/Hz 偏移20kHz（1GHz） ≤-90dBc/Hz 偏移20kHz（>1GHz）調(diào)制輸出：調(diào)幅AM、調(diào)頻FM、脈沖CW，其它調(diào)制輸出可以通過IQ選件實現(xiàn) 調(diào)制源：內(nèi)、外參考時鐘輸入和輸出：10MHz，14dBm 控制接口：CPCI、PXI、SPI、RS232、RS485、自定義GPIO 射頻和時鐘連接器：SMA-K 電源接口：背板供電、獨立供電可選電源及其功耗：+5V DC、±12V DC（紋波≤2%輸出電壓），≤38W 結(jié)構(gòu)尺寸：3U高度4槽寬度（100mm×160mm×82mm，不含連接器部分）工作環(huán)境：商業(yè)級溫度和工業(yè)級溫度可選，振動、沖擊、可靠性、MTBF 測控軟件功能：射頻信號發(fā)生、調(diào)制信號輸出、跳頻/掃頻信號發(fā)生、支持WindowsXP系統(tǒng) 成功案例: 通信綜測儀器內(nèi)部的信號源模塊無線電監(jiān)測設(shè)備內(nèi)部的信號校準模塊無線電通信測試儀器的調(diào)制信號發(fā)生

標簽： 3GHz 6710 GR 射頻信號源

上傳時間： 2013-11-13

上傳用戶：s363994250
校準ADC內(nèi)部偏移的光學(xué)微控制器DS4830

Abstract: The DS4830 optical microcontroller's analog-to-digital converter (ADC) offset can change with temperature and gainselection. However, the DS4830 allows users to measure the ADC internal offset. The measured ADC offset is added to the ADCoffset register to nullify the offset error. This application note demonstrates the DS4830's ADC internal offset calibration in theapplication program.

標簽： 4830 ADC DS 校準

上傳時間： 2014-12-23

上傳用戶：萍水相逢