永磁同步電機是同步電機的一個重要類型,其轉子一般采用稀土永磁材料做激磁磁極,與傳統同步電機相比,體積和重量大為減小,而且結構簡單,運行可靠,維護更方便。現代電氣傳動控制的發展趨勢之一是開發新的交流調速與伺服系統。無論在矢量控制還是標量控制中,轉速與位置的閉環控制都需要在電機軸上安裝一個速度傳感器,但是由于速度傳感器的引進不僅增加了成本,降低了系統可靠性,還存在安裝問題,效果并不十分理想。因此高性能無速度傳感器控制成為近年來電機研究的熱點。 本文在系統介紹卡爾曼濾波器的基礎上,將其引入到永磁同步電機無速度傳感器狀態觀測中。由于永磁同步電機是一個強耦合的多階非線性系統,本文采用了工程實際中普遍采用的泰勒展開式截斷的方法,對電機方程線性化處理,將卡爾曼濾波算法推廣至非線性系統,并加入了反映電機系統模型誤差和環境干擾的系統噪聲和測量噪聲模型,形成擴展卡爾曼濾波算法。擴展卡爾曼濾波器將電機轉子位置與轉速作為系統狀態變量進行實時估算,并將所得信息反饋到永磁同步電機控制系統中。通過仿真,與電機實際運行狀態進行比較,證明了擴展卡爾曼濾波具有良好的動態跟蹤能力和抗噪聲能力。 針對擴展卡爾曼濾波算法在無速度傳感器控制中存在的不足,本文給出了降階線性卡爾曼濾波算法。降階線性卡爾曼濾波算法重新選擇了系統狀態變量,建立新的完全線性化的系統方程,并且卡爾曼濾波算法中的系統協方差矩陣成為時不變序列,因此可以直接應用線性卡爾曼濾波算法。仿真結果證明,與擴展卡爾曼濾波算法相比,新的算法更加簡單,減輕了繁重的參數調節任務,易于數字化實現,不僅具備擴展卡爾曼濾波算法的優勢,而且在某些性能方面超越了擴展卡爾曼濾波算法。 通過分析得知,由于將系統模型不確定性與測量噪聲體現在系統方程中,因此卡爾曼濾波算法在狀態估算方面具有良好的性能。本文以降階線性卡爾曼濾波 算法為理論基礎,以永磁同步電機為對象,以數字信號處理器(DSP)為核心,設計了電機狀態觀測系統的設計方案。整個方案在不增加成本的基礎上,充分利用數字信號處理器(DSP)豐富的資源和強大的運算能力,通過檢測電機相電流,實時估算出電機轉子位置與轉速。本系統可以代替傳統速度傳感器,為電機控制系統提供轉子位置和轉速反饋信息。本文的下一步主要工作便是將此系統付諸實踐,應用于實際工程中,對卡爾曼濾波算法在永磁同步電機無速度傳感器控制方面的性能進行進一步研究。關鍵詞:永磁同步電機;無速度傳感器;卡爾曼濾波
上傳時間: 2013-04-24
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電壓空間矢量脈沖寬度調制技術是一種性能優越、易于數字化實現的脈沖寬度調制方案。在常規SVPWM算法中,判定等效電壓空間矢量所處扇區位置時需要進行坐標旋轉和反正切三角函數的運算,計算特定電壓空間矢量作用時間時需要進行正弦、余弦三角函數的運算以及過飽和情況下的歸一化處理過程,同時,在整個SVPWM算法中還包含了無理數的運算,這些復雜計算不可避免地會產生大量計算誤差,對高精度實時控制產生不可忽視的影響,而且這些復雜運算的計算量大,對系統的處理速度要求高,程序設計復雜,系統運行時間長,占用系統資源多。因此,從工程實際應用的角度出發,需要對常規SVPWM算法進行優化設計。 本文提出的優化SVPWM算法,只需進行普通的四則運算,計算非常簡單,克服了上述常規SVPWM算法中的缺點,同時,采用交叉分配零電壓空間矢量,并將零電壓空間矢量的切換點置于各扇區中點的方法,達到降低三相橋式逆變電路中開關器件開關損耗的目的。SVPWM算法要求高速的數據處理能力,傳統的MCU、DSP都難以滿足其要求,而具有高速數據處理能力的FPGA/CPLD則可以很好的實現SVPWM的控制功能,在實時性、靈活性等方面有著MCU、DSP無法比擬的優越性。本文利用MATLAB/Simulink軟件對優化的SVPWM系統原型進行建模和仿真,當仿真效果達到SVPWM系統控制要求后,在XilinxISE環境下采用硬件描述語言設計輸入方法與原理圖設計輸入方法相結合的混合設計輸入方法進行FPGA/CPLD的電路設計與輸入,建立相同功能的SVPWM系統模型,然后利用ISESimulator(VHDL/Verilog)仿真器進行功能仿真和性能分析,驗證了本文提出的SVPWM優化設計方案的可行性和有效性。
上傳時間: 2013-07-30
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高性能ADC產品的出現,給混合信號測試領域帶來前所未有的挑戰。并行ADC測試方案實現了多個ADC測試過程的并行化和實時化,減少了單個ADC的平均測試時間,從而降低ADC測試成本。 本文實現了基于FPGA的ADC并行測試方法。在閱讀相關文獻的基礎上,總結了常用ADC參數測試方法和測試流程。使用FPGA實現時域參數評估算法和頻域參數評估算法,并對2個ADC在不同樣本數條件下進行并行測試。 通過在FPGA內部實現ADC測試時域算法和頻域算法相結合的方法來搭建測試系統,完成音頻編解碼器WM8731L的控制模式接口、音頻數據接口、ADC測試時域算法和頻域算法的FPGA實現。整個測試系統使用Angilent 33220A任意信號發生器提供模擬激勵信號,共用一個FPGA內部實現的采樣時鐘控制模塊。并行測試系統將WM8731.L片內的兩個獨立ADC的串行輸出數據分流成左右兩通道,并對其進行串并轉換。然后對左右兩個通道分別配置一個FFT算法模塊和時域算法模塊,并行地實現了ADC參數的評估算法。 在樣本數分別為128和4096的實驗條件下,對WM8731L片內2個被測.ADC并行地進行參數評估,被測參數包括增益GAIN、偏移量OFFSET、信噪比SNR、信號與噪聲諧波失真比SINAD、總諧波失真THD等5個常用參數。實驗結果表明,通過在FPGA內配置2個獨立的參數計算模塊,可并行地實現對2個相同ADC的參數評估,減小單個ADC的平均測試時間。 FPGA片內實時評估算法的實現節省了測試樣本傳輸至自動測試機PC端的時間。而且只需將HDL代碼多次復制,就可實現多個被測ADC在同一時刻并行地被評估,配置靈活。基于FPGA的ADC并行測試方法易于實現,具有可行性,但由于噪聲的影響,測試精度有待進一步提高。該方法可用于自動測試機的混合信號選項卡或測試子系統。 關鍵詞:ADC測試;并行;參數評估;FPGA;FFT
上傳時間: 2013-07-11
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PID算法自從問世以來,一直受到廣泛的關注。隨著現代控制理論及智能控制技術的發展,PID算法也得到了長足的發展。結合傳統的PID控制算法,針對特定的控制領域,出現了一些新的控制算法,模糊PID控制算法就是在此基礎上漸漸形成并凸顯其控制特色。 同時隨著微電子技術的發展,現場可編程邏輯器件FPGA的發展及其EDA技術的日漸成熟,為集成控制芯片開拓了廣闊的發展空間。FPGA的發展為基于硬件的算法模塊的實現提供了可能性,同時節省了外圍的電路,使算法模塊的集成度大大提高。 本文針對當前國內外在算法研究方面的熱點問題,對模糊PID算法進行了深入的分析和研究。通過對汽輪機調節系統的結構分析,對其進行了數學建模。采用某汽輪機的實際設計運行參數,利用Matlab仿真軟件,對該汽輪機的數學模型進行了甩負荷動態特性仿真。仿真結果表明,模糊PID可以更好地解決汽輪發電機組在甩負荷過程中由于機組轉子飛升量太大而導致危急保安裝置動作,使得汽輪發電機組意外停機的問題,能夠保證汽輪發電機組在意外甩負荷時機組正常的機械運轉。根據模糊控制理論的特點及EDA技術和FPGA可編程邏輯器件的發展現狀,提出了在FPGA上實現模糊PID算法的具體實現方案。在綜合分析算法特性的基礎上,選擇Altera公司生產的CycloneⅡ系列中的EP2C35F672C6作為目標芯片,利用分層模塊化設計思想,在Altera公司提供的QuartusⅡ開發環境中,利用原理圖設計輸入和VHDL設計輸入相結合的方式實現了模糊PID控制算法,同時分別對實現的各個功能模塊和整個算法模塊進行了功能時序仿真。根據仿真結果分析,該設計實現了的模糊PID控制功能。 該控制算法模塊的FPGA實現很好的避免了因CPU或者其它問題導致算法程序跑飛、程序死循環、復位不可靠等問題,提高了控制的可靠性。同時加強了模塊的通用性,減少了系統硬件開發周期,節省了外圍設備的電路,降低了設計開發成本。
上傳時間: 2013-07-21
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人臉自動識別技術是模式識別、圖像處理等學科的一個最熱門研究課題之一。隨著社會的發展,各方面對快速有效的自動身份驗證的要求日益迫切,而人臉識別技術作為各種生物識別技術中最重要的方法之一,已經越來越多的受到重視。對于具有實時,快捷,低誤識率的高性能算法以及對算法硬件加速的研究也逐漸展開。 本文詳細分析了智能人臉識別算法原理,發展概況和前景,包括人臉檢測算法,人眼定位算法,預處理算法,PCA和ICA 算法,詳細分析了項目情況,系統劃分,軟硬件平臺的資源和使用。并在ISE軟件平臺上,用硬件描述語言(verilog HDL)對算法部分嚴格按照FPGA代碼風格進行了RTL 硬件建模,并對C++算法進行了優化處理,通過仿真與軟件算法結果進行比對,評估誤差,最后在VirtexII Pro FPGA 上進行了綜合實現。 主要研究內容如下: 首先,對硬件平臺xilinx的VirtexII Pro FPGA 上的系統資源進行了描述和研究,對存儲器sdram,RS-232 串口,JTAG 進行了研究和調試,對Coreconnect的OPB總線仲裁機理進行了兩種算法的比較,RTL 設計,仿真和綜合。利用ISE和VC++軟件平臺,對verilog和C++算法進行同步比較測試,使每步算法對應正確的結果。對軟硬件平臺的合理使用使得在項目中能盡可能多的充分利用硬件資源,制板時正確選型,以及加快設計和調試進度。其次,對人臉識別算法流程中的人臉檢測,人眼定位,預處理,識別算法分別進行了比較研究,選取其中各自性能最好的一種算法對其原理進行了分析討論。人臉檢測采用adaboost 算法,因其速度和精度的綜合性能表現優異。人眼定位采用小塊合并算法,因為它具有快速,準確,弱時實的特點。預處理算法采用直方圖均衡加平滑的算法,簡單,高效。 識別算法采用PCA 加ICA 算法,它能最大的弱化姿態和光照對人臉識別的影響。 最后,使用Verilog HDL 硬件描述語言進行算法的RTL 建模,在C++算法的基礎上,保證原來效果的前提下,根據FPGA 硬件特點對算法進行了優化。視頻輸入輸出是人臉識別的前提,它提供FPGA 上算法需要處理的數據,預處理算法在C++算法的基礎上進行了優化,最大的減少了運算量,提高了運算速度,16 位計算器模塊使得在算法實現時可以根據系統要求,在FPGA的ip 核和自己設計的模塊之間選擇性能更好的一個來調用,FIFO的設計提供同步和異步時鐘域的數據緩存。設計在ISE和VC++軟件平臺同時進行,隨時對verilog和C++數據進行監測和比對。全部設計模塊通過仿真,達到預定的性能要求,并在FPGA 上綜合實現。
上傳時間: 2013-07-13
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現代通信朝著全網IP化的進程逐步發展,越來越多的通信需要IP路由查找;同時光纖技術的發展,使得比特速率達到了20Gbps,路由技術成了整個通信系統的瓶頸,迫切需要一種具有高查找性能,低成本的路由算法,能夠適應大規模應用。 本文研究了一種高性能、低成本的路由算法。在四分支并行路由查找算法的基礎上,實現了雙分支并行,每個分支流水查找的16-8-8路由算法。該算法由三級表構成,長度小于16的前綴通過擴展成為長度16的前綴存儲在第一級表中;長度小于24位的前綴通過擴展成為長度24的前綴存儲在前兩級表中;長度大于24的前綴則通過專門的存儲空間進行存儲。將IP路由的二維查找轉化為一維精確查找,每次查找最多訪問存儲器3次,就可以查得下一跳的路由信息。使用Verilog語言實現了本文提出的算法,并對算法進行了功能仿真。為了實現低成本,該算法采用了FPGA和SSRAM的硬件結構實現。 功能仿真表明本文設計的算法查找速度能適應20Gbps的接口轉發速率。
上傳時間: 2013-04-24
上傳用戶:金宜
Scaler是平板顯示器件(FPD,Flat Panel Display)中的重要組成部分,它將輸入源圖像信號轉換成與顯示屏固定分辨率一致的信號,并控制其顯示在顯示屏上。本文在研究圖像縮放算法和scaler在FPD中工作過程的基礎上,采用自上而下(Top-down)的設計方法,給出了scaler的設計及FPGA驗證。該scaler支持不同分辨率圖像的縮放,且縮放模式可調,也可以以IP core的形式應用于相關圖像處理芯片中。 圖像縮放內核是scaler的核心部分,它是scaler中的主要運算單元,完成圖像縮放的基本功能,它所采用的核心算法以及所使用的結構設計決定著縮放性能的優劣,也是控制芯片成本的關鍵。因此,本文從縮放內核的結構入手,對scaler的總體結構進行了設計;通過對圖像縮放中常用算法的深入研究提出了一種新的優化算法——矩形窗縮放算法,并對其計算進行分析和簡化,降低了計算的復雜度。FPGA設計中,采用列縮放與行縮放分開處理的結構,使用雙口RAM作為兩次縮放間的數據緩沖區。使用這種結構的優勢在于:行列縮放可以同時進行,數據處理的可靠性高、速度快:內核結構簡單明了,數據緩沖區大小合適,便于設計。此外,本文還介紹了其他輔助模塊的設計,包括DVI接口信號處理模塊、縮放參數計算與控制模塊以及輸出信號檢測與時序濾波模塊。 本設計使用Verilog HDL對各模塊進行了RTL級描述,并使用Quartus II7.2進行了邏輯仿真,最后使用Altera公司的FPGA芯片來進行驗證。通過邏輯驗證和系統仿真,證明該scaler的設計達到了預期的目標。對于不同分辨率的圖像,均可以在顯示屏上得到穩定的顯示。
上傳時間: 2013-05-30
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隨著圖像處理技術和投影技術的不斷發展,人們對高沉浸感的虛擬現實場景提出了更高的要求,這種虛擬顯示的場景往往由多通道的投影儀器同時在屏幕上投影出多幅高清晰的圖像,再把這些單獨的圖像拼接在一起組成一幅大場景的圖像。而為了給人以逼真的效果,投影的屏幕往往被設計為柱面屏幕,甚至是球面屏幕。當圖像投影在柱面屏幕的時候就會發生幾何形狀的變化,而避免這種幾何變形的就是圖像拼接過程中的幾何校正和邊緣融合技術。 一個大場景可視化系統由投影機、投影屏幕、圖像融合機等主要模塊組成。在虛擬現實應用系統中,要實現高臨感的多屏幕無縫拼接以及曲面組合顯示,顯示系統還需要運用幾何數字變形及邊緣融合等圖像處理技術,實現諸如在平面、柱面、球面等投影顯示面上顯示圖像。而關鍵設備在于圖像融合機,它實時采集圖形服務器,或者PC的圖像信號,通過圖像處理模塊對圖像信息進行幾何校正和邊緣融合,在處理完成后再送到顯示設備。 本課題提出了一種基于FPGA技術的圖像處理系統。該系統實現圖像數據的AiD采集、圖像數據在SRAM以及SDRAM中的存取、圖像在FPGA內部的DSP運算以及圖像數據的D/A輸出。系統設計的核心部分在于系統的控制以及數字信號的處理。本課題采用XilinxVirtex4系列FPGA作為主處理芯片,并利用VerilogHDL硬件描述語言在FPGA內部設計了A/D模塊、D/A模塊、SRAM、SDRAM以及ARM處理器的控制器邏輯。 本課題在FPGA圖像處理系統中設計了一個ARM處理器模塊,用于上電時對系統在圖像變化處理時所需參數進行傳遞,并能實時從上位機更新參數。該設計在提高了系統性能的同時也便于系統擴展。 本文首先介紹了圖像處理過程中的幾何變化和圖像融合的算法,接著提出了系統的設計方案及模塊劃分,然后圍繞FPGA的設計介紹了SDRAM控制器的設計方法,最后介紹了ARM處理器的接口及外圍電路的設計。
上傳時間: 2013-04-24
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隨著電子技術和計算機技術的飛速發展,視頻圖像處理技術近年來得到極大的重視和長足的發展,其應用范圍主要包括數字廣播、消費類電子、視頻監控、醫學成像及文檔影像處理等領域。當前視頻圖像處理主要問題是當處理的數據量很大時,處理速度慢,執行效率低。而且視頻算法的軟件和硬件仿真和驗證的靈活性低。 本論文首先根據視頻信號的處理過程和典型視頻圖像處理系統的構成提出了基于FPGA的視頻圖像處理系統總體框圖;其次選擇視頻轉換芯片SAA7113,完成視頻圖像采集模塊的設計,主要分三步完成:1)配置視頻轉換芯片的工作模式,完成視頻轉化芯片SAA7113的初始化:2)通過分析輸出數據流的格式標準,來識別奇偶場信號、場消隱信號和有效行數據的開始和結束信號三種控制信號,并根據控制信號,用Verilog硬件描述語言編程實現圖像數據的采集;3)分析SRAM的讀寫控制時序,采用兩塊SRAM完成圖像數據的存儲。然后編寫軟件測試文件,在ISE Simulator仿真環境進行程序測試與運行,并分析仿真結果,驗證了數據采集和存儲的正確性;最后,對常用視頻圖像算法的MATLAB仿真,選擇適當的算子,采用工具MATLAB、System Generator for DSP和ISE,利用模塊構建方式,搭建視頻算法平臺,實現圖像平滑濾波、銳化濾波算法,在Simulink中仿真并自動生成硬件描述語言和網表,對資源的消耗做簡要分析。 本論文的創新點是采用新的開發環境System Generator for DSP實現視頻圖像算法。這種開發視頻圖像算法的方式靈活性強、設計周期短、驗證方便、是視頻圖像處理發展的必然趨勢。
上傳時間: 2013-05-20
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H.264/AVC是由國際電信聯合會的視頻專家組和國際標準化組織的運動圖像專家組組成的聯合視頻小組制定的下一代視頻壓縮標準。新標準采用了一些先進算法,因此具有優異的壓縮性能和極好的網絡親和性,滿足低碼率情況下的高質量視頻的傳輸。 H.264/AVC采用的先進算法包括多模式幀間預測、1/4像素精度預測、整數變換量化、去方塊濾波和熵編碼。本論文著重對整數變換與量化、去方塊濾波做了研究。整數變換是一種只有加法和移位的運算,量化可以通過查表和乘法操作就可以完成,避免了反變換的時候失配問題,沒有精度損失;去方塊濾波是一種用來去除低碼率情況下的每個宏塊的塊效應,提高了解碼圖像的外觀。 本文主要從算法研究和硬件實現兩方面著手,在算法研究方面設計了一個可視化測試軟件,在硬件實現方面主要對整數變換、量化和去方塊濾波做了研究和實現。視頻壓縮技術的關鍵在于視頻壓縮算法及其芯片的實現,FPGA可重復使用,設計修改靈活,片內資源豐富,具備DSP模塊等優勢。在本論文的目標實現部分模塊FPGA的硬件設計,用Verilog完成了關鍵部分的設計。首先簡要介紹了視頻壓縮基本原理,常用視頻壓縮標準及其特性以及國內外的研究動態,并對H.264標準基本檔次所涉及的核心技術進行了詳細介紹,兩種分層結構分別討論。其次在掌握了H.264.算法及編解碼流程的基礎上,設計了基于H.264編解碼的可視化軟件平臺。然后詳細介紹了整數變換、量化、反變換和反量化核心模塊的設計和實現,并在Altera的軟件和開發板上進行了仿真驗證;對去方塊濾波算法做了軟件研究測試,并給出了一種改進的硬件整體結構設計。最后,對全文工作進行了總結和對未來研究工作做了展望。我在課題中所做的主要工作有: 1.查閱相關文獻,熟悉H.264.標準及整數變換、量化和去方塊濾波等算法。 2.用VC++完成了基于H.264編解碼的可視化軟件平臺設計。 3.用Verilog完成了整數變換量化、反變換反量化模塊FPGA設計與驗證。 4.去方塊濾波器的算法研究、仿真和硬件整體結構設計。
上傳時間: 2013-04-24
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