用VHDL語言進(jìn)行MCS－51兼容單片機(jī)ip核開發(fā)
標(biāo)簽： VHDL MCS 51兼容 語言
上傳時(shí)間： 2013-10-28
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QuartusII中利用免費(fèi)IP核的設(shè)計(jì) 作者：雷達(dá)室 以設(shè)計(jì)雙端口RAM為例說明。 Step1：打開QuartusII，選擇File—New Project Wizard，創(chuàng)建新工程，出現(xiàn)圖示對話框，點(diǎn)擊Next；
標(biāo)簽： Quartus RAM IP核 雙端口
上傳時(shí)間： 2014-12-28
上傳用戶：fghygef
基于FPGA的GPIB接口IP核的研究與設(shè)計(jì)
標(biāo)簽： FPGA GPIB 接口 IP核
上傳時(shí)間： 2013-11-04
上傳用戶：bensonlly
ISE新建工程及使用IP核步驟詳解
標(biāo)簽： ISE IP核 工程
上傳時(shí)間： 2013-11-18
上傳用戶：peterli123456
ISE_IP核創(chuàng)建教程及DDR3_ip核使用注意事項(xiàng)
標(biāo)簽： ISE_IP DDR ip 教程
上傳時(shí)間： 2013-11-11
上傳用戶：lmeeworm
NiosII軟核處理器是Altera公司開發(fā)，基于FPGA操作平臺使用的一款高速處理器，為了適應(yīng)高速運(yùn)動圖像采集，提出了一種基于NiosII軟核處理的步進(jìn)電機(jī)接口設(shè)計(jì)，使用verilog HDL語言完成該接口設(shè)計(jì)，最后通過QuartusII軟件，給出了實(shí)驗(yàn)仿真結(jié)果。
標(biāo)簽： NiosII 軟核處理器 步進(jìn)電機(jī) 接口設(shè)計(jì)
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以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實(shí)現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實(shí)現(xiàn)了整個信號源的硬件開發(fā)平臺，達(dá)到既簡化電路設(shè)計(jì)、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
標(biāo)簽： FPGA DDS IP核 設(shè)計(jì)方案
上傳時(shí)間： 2013-11-06
上傳用戶：songkun
針對實(shí)際應(yīng)用中電子戰(zhàn)設(shè)備對雷達(dá)信號分選的實(shí)時(shí)性要求，在分析了序列差直方圖算法和多核DSP任務(wù)并行模式的基礎(chǔ)上，設(shè)計(jì)了基于TMS320C6678的八核DSP雷達(dá)信號分選電路，對密集的雷達(dá)信號進(jìn)行分選。實(shí)驗(yàn)結(jié)果表明：該電路可對常規(guī)雷達(dá)信號實(shí)現(xiàn)快速分選，并且分選效果良好，系統(tǒng)可靠性高。
標(biāo)簽： SDIF DSP 多核 雷達(dá)信號分選
上傳時(shí)間： 2013-10-16
上傳用戶：攏共湖塘
J-Link V8個人使用經(jīng)驗(yàn)寫成的用戶手冊
標(biāo)簽： J-Link 經(jīng)驗(yàn) 用戶手冊
上傳時(shí)間： 2013-10-07
上傳用戶：hulee
教你如何制作一個J-Link V8仿真器！ 已經(jīng)成功！
標(biāo)簽： J-Link DIY 仿真器
上傳時(shí)間： 2013-10-15
上傳用戶：truth12
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