基于FPGA的GPIB接口IP核的研究與設計
上傳時間： 2013-10-19
上傳用戶：wudu0932
ISE新建工程及使用IP核步驟詳解
上傳時間： 2015-01-01
上傳用戶：liuxinyu2016
ISE_IP核創建教程及DDR3_ip核使用注意事項
上傳時間： 2015-01-01
上傳用戶：wangyi39
NiosII軟核處理器是Altera公司開發，基于FPGA操作平臺使用的一款高速處理器，為了適應高速運動圖像采集，提出了一種基于NiosII軟核處理的步進電機接口設計，使用verilog HDL語言完成該接口設計，最后通過QuartusII軟件，給出了實驗仿真結果。
上傳時間： 2015-01-02
上傳用戶：妄想演繹師
以Altera公司的Quartus Ⅱ 7.2作為開發工具，研究了基于FPGA的DDS IP核設計，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結果。將設計的DDS IP核封裝成為SOPC Builder自定義的組件，結合32位嵌入式CPU軟核Nios II，構成可編程片上系統（SOPC），利用極少的硬件資源實現了可重構信號源。該系統基本功能都在FPGA芯片內完成，利用 SOPC技術，在一片 FPGA 芯片上實現了整個信號源的硬件開發平臺，達到既簡化電路設計、又提高系統穩定性和可靠性的目的。
上傳時間： 2013-12-22
上傳用戶：forzalife
針對嵌入式機器視覺系統向獨立化、智能化發展的要求，介紹了一種嵌入式視覺系統--智能相機。基于對智能相機體系結構、組成模塊和圖像采集、傳輸和處理技術的分析，對國內外的幾款智能相機進行比較。綜合技術發展現狀，提出基于FPGA+DSP模式的硬件平臺，并提出智能相機的發展方向。分析結果表明，該系統設計可以實現脫離PC運行，完成圖像獲取與分析，并作出相應輸出。 Abstract: This paper introduced an embedded vision system-intelligent camera ，which was for embedded machine vision systems to an independent and intelligent development requirements. Intelligent camera architecture， component modules and image acquisition， transmission and processing technology were analyzed. After comparing integrated technology development of several intelligent cameras at home and abroad， the paper proposed the hardware platform based on FPGA+DSP models and made clear direction of development of intelligent cameras. On the analysis of the design， the results indicate that the system can run from the PC independently to complete the image acquisition and analysis and give a corresponding output.
上傳時間： 2013-11-14
上傳用戶：無聊來刷下
針對目標和背景具有空間連續性的特點，提出一種基于核密度估計和馬爾科夫隨機場的運動目標檢測方法。首先利用核密度估計計算像素點屬于背景的概率密度，在特征向量中加入顏色空間運動矢量分量來提高對背景擾動和光照變化的魯棒性；然后構造馬爾科夫隨機場，提出一種馬爾科夫隨機場能量函數代價項的構造方法，通過最小化其能量函數得到目標分割結果。實驗結果證明，該運動目標檢測算法對背景擾動和光照變化具有更好的魯棒性，錯誤檢測率更低。
上傳時間： 2014-01-20
上傳用戶：solmonfu
Micro_SD_卡(TF卡)_spi_模式實現方法
上傳時間： 2014-03-19
上傳用戶：bvdragon
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了 xilinx 行為模型庫的模塊，仿真時該文件也要加入工程。（在 ISE中點中該核，在對應的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
上傳時間： 2013-11-02
上傳用戶：誰偷了我的麥兜
一個j2ee的mvc模式的實現文檔及代碼
上傳時間： 2014-01-11
上傳用戶：蟲蟲蟲蟲蟲蟲
