恩智浦半導體推出其第二代車載網絡CAN核的系統基礎芯片（SBC）UJA1076TW產品，實現了性能、功耗以及電子控制單元（ECU）成本的優化，惠及車身控制模塊、車內溫度控制、座椅控制、電動助力轉向（EPS）、自適應照明、雨量/光強傳感器、泊車輔助及傳輸模塊等廣泛的車載應用。UJA1076TW支持車載網絡互聯應用，這些應用通過使用高速CAN作為主網絡接口來控制電源和傳感器設備。UJA1076TW SBC產品集成以下功能器件：
標簽： 1076 UJA CAN TW
上傳時間： 2014-01-14
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介紹了SoPC（System on a Programmable Chip）系統的概念和特點，給出了基于PLB總線的異步串行通信（UART）IP核的硬件設計和實現。通過將設計好的UART IP核集成到SoPC系統中加以驗證，證明了所設計的UART IP核可以正常工作。該設計方案為其他基于SoPC系統IP核的開發提供了一定的參考。
標簽： SOPC IP核 異步串行通信
上傳時間： 2013-11-12
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多維多選擇背包問題(MMKP)是0-1背包問題的延伸，背包核已經被用來設計解決背包問題的高效算法。目的是研究如何獲得一種背包核，并以此高效處理多維多選擇背包問題。首先給出了一種方法確定MMKP的核，然后闡述了利用核精確解決MMKP問題的B&B算法，列出了具體的算法步驟。在分析了算法的存儲復雜度后，將算法在各種實例上的運行效果與目前解決MMKP問題的常用算法的運行效果進行了比較，發現本文的算法性能優于以往任何算法。
標簽： MMKP 算法研究
上傳時間： 2013-11-20
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IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了 xilinx 行為模型庫的模塊，仿真時該文件也要加入工程。（在 ISE中點中該核，在對應的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
標簽： modelsim 仿真 IP核 仿真庫
上傳時間： 2013-10-20
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定制簡單LED的IP核的設計源代碼
標簽： LED 定制 IP核 源代碼
上傳時間： 2013-10-19
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QuartusII中利用免費IP核的設計 作者：雷達室 以設計雙端口RAM為例說明。 Step1：打開QuartusII，選擇File—New Project Wizard，創建新工程，出現圖示對話框，點擊Next；
標簽： Quartus RAM IP核 雙端口
上傳時間： 2013-10-18
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基于FPGA的GPIB接口IP核的研究與設計
標簽： FPGA GPIB 接口 IP核
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ISE新建工程及使用IP核步驟詳解
標簽： ISE IP核 工程
上傳時間： 2015-01-01
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ISE_IP核創建教程及DDR3_ip核使用注意事項
標簽： ISE_IP DDR ip 教程
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NiosII軟核處理器是Altera公司開發，基于FPGA操作平臺使用的一款高速處理器，為了適應高速運動圖像采集，提出了一種基于NiosII軟核處理的步進電機接口設計，使用verilog HDL語言完成該接口設計，最后通過QuartusII軟件，給出了實驗仿真結果。
標簽： NiosII 軟核處理器 步進電機 接口設計
上傳時間： 2015-01-02
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