三位全加器的源代碼，和測試代碼，用Verilog HDL實現的！
標簽： 全加器 源代碼
上傳時間： 2013-12-22
上傳用戶：erkuizhang
這是一個4位全加器，用一個1位半價做的一位全加，然后做成的四位半加。
標簽： 全加器
上傳時間： 2016-04-30
上傳用戶：上善若水
[VHDL經典設計26例]--在xilinx芯片上調試通過--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數碼顯示譯碼器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--內部三態總線][8--含清零和同步時鐘使能的4位加法計數器][9--數控分頻器][10--4位十進制頻率計][11--譯碼掃描顯示電路][12--用狀態機實現序列檢測器的設計][13--用狀態機對ADC0832電路控制實現SIN函數發生器][14--用狀態機實現ADC0809的采樣電路設計][15--DMA方式A/D采樣控制電路設計][16--硬件電子琴][17--樂曲自動演奏][18--秒表][19--移位相加8位硬件乘法器][20--VGA圖像顯示控制器(彩條)][21--VGA圖像顯示控制器][22--等精度頻率計][23--模擬波形發生器][24--模擬示波器][25--通用異步收發器(UART)][26--8位CPU設計(COP2000)]
標簽： xilinx VHDL 01 02
上傳時間： 2014-09-06
上傳用戶：han_zh
各種電子器件管腳圖,THD-1型數字電路實驗箱簡介,門電路及參數測試,半加器、全加器,數據選擇器,數碼比較器,譯碼器和數碼顯示器,鎖存器和觸發器,中規模計數器,雙向移位寄存器,三態門和數據總線,半導體存儲器,多諧振蕩器,單穩態觸發器,CMOS門電路及集成施密特觸發器,集成數模轉換器(DAC),逐次漸進型模數轉換器(ADC)
標簽： THD 電子器件 數字電路 實驗箱
上傳時間： 2013-12-19
上傳用戶：heart520beat
用VHDL語言采用串行方法實現用1位全加器實現4位全加器
標簽： VHDL 全加器 語言 串行
上傳時間： 2016-05-27
上傳用戶：hongmo
VHDL實現四位全加器，適合初學者，源程序下載
標簽： VHDL 全加器
上傳時間： 2013-12-30
上傳用戶：xsnjzljj
在EDA的MAX+PLUS II開發環境下用VHDL編寫的全加器
標簽： PLUS VHDL EDA MAX
上傳時間： 2016-06-14
上傳用戶：tzl1975
雙向控制全加器的VHDL實現 內含ISE工程文件
標簽： VHDL ISE 控制 全加器
上傳時間： 2014-01-22
上傳用戶：cjl42111
8*8乘法器及其測試：采用booth編碼的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在這里主要起了兩個作用：第一個是在求部分積單元時，當編碼為3x時用來輸出部分積；另外一個是在將部分積加起來時，求3到6位時所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，這里用來分別計算積的7到11位和12到16位。 3． ultiplier_unit_4 這個模塊是用來實現部分積的，每一個模塊實現一個部分積的4位，因此一個部分積需要4個這個模塊來實現。總共需要12個這樣的模塊。 4．Multiplier_full_add 這是一位的全加器，在實現部分積相加的時候，通過全加器的陣列來實現的。
標簽： ultipler_quick_add booth 乘法器 測試
上傳時間： 2016-07-12
上傳用戶：zhaiye
用VERILOG語言實現了全加器,可綜合可仿真通過
標簽： VERILOG 語言 全加器 仿真
上傳時間： 2013-12-25
上傳用戶：love1314
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