fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器
標簽： vhd fulladder adder multi
上傳時間： 2015-09-03
上傳用戶：上善若水
4位全加器原碼，包括仿真碼和4位計數器碼。
標簽： 全加器
上傳時間： 2015-09-25
上傳用戶：a673761058
由寄存器,全加器,移位寄存器,計數器,觸發器和門電路構成補碼一位除法器,將開關設定的補碼形式出現的除數,被除數存入相應寄存器中.能用單脈沖按步演示運算全過程.
標簽： 寄存器 補碼 全加器 單脈沖
上傳時間： 2013-12-24
上傳用戶：bjgaofei
本文件包是在MAX+plus II 軟件環境下實現全加器的邏輯功能
標簽： plus MAX II 軟件環境
上傳時間： 2016-01-09
上傳用戶：jing911003
2級流水線實現的8位全加器的VHDL代碼，適用于altera系列的FPGA/CPLD
標簽： VHDL 流水線 8位 全加器
上傳時間： 2014-06-15
上傳用戶：zhanditian
全加器，使用宏功能模塊，并附有波形仿真圖
上傳時間： 2016-02-03
上傳用戶：waitingfy
四位全加器，VHDL語言，max+plusII平臺做的
上傳時間： 2016-02-17
上傳用戶：xz85592677
四位全加器語言描述是以文本方式上傳的，呵呵，希望大家有幫助
標簽： 全加器 語言 方式
上傳時間： 2014-01-26
上傳用戶：siguazgb
全加器,有半加器和或門組成.元件例化語句.
標簽： 全加器 元件 半加器 或門
上傳時間： 2013-12-27
上傳用戶：13188549192
verilog語言中 testbencch編寫-仿真工具綜合工具使用-全加器實例講解
標簽： testbencch verilog 語言 編寫
上傳時間： 2013-12-18
上傳用戶：gmh1314
蟲蟲下載站版權所有 京ICP備2021023401號-1
