用QUARTUS_II做FPGA開發全流程
標簽： QUARTUS_II FPGA 流程 傻瓜式
上傳時間： 2013-11-18
上傳用戶：DXM35
FPGA與ARM EPI通信，控制16路步進電機和12路DC馬達 VHDL編寫的，，，，，
上傳時間： 2013-10-21
上傳用戶：zhyfjj
頻譜分析儀的主要工作原理 接收到的中頻模擬信號經過A/D轉換為14位的數字信 號，首先對數字信號進行數字下變頻（DDC），得到I路、Q路信號，然后根據控制信號對I路、Q路信號進行抽取濾波，使用CIC抽取濾波器完成，然后在分 別對I路、Q路信號分別進行低通濾波，濾波器采用FIR濾波器和半帶濾波器相結合的方式，然后對信號進行加窗、FFT（對頻譜進行分析時進行FFT運算， 對功率譜進行分析時不進行FFT運算）、I路和Q路平方求和、求平均。最后將輸出的數據送入到DSP中進行顯示與控制的后續處理。
上傳時間： 2013-10-19
上傳用戶：幾何公差
使用QUARTUS II做開發全流程,傻瓜式詳細教程
上傳時間： 2013-10-12
上傳用戶：731140412
為了能實時監控無人機的狀態和提高無人機的安全可靠性，本設計利用FPGA高速率、豐富的片上資源和靈活的設計接口，設計了一套無人機多路監控系統。該監控系統具備了將處于無人機不同位置的攝像機所采集的視頻信息，傳送給地面站控制設備，并在同一臺顯示器上實現同步顯示的功能。仿真結果表明，該系統可以很好的保證監控視頻的實時性、和高清度，確保無人機完成偵查任務。
上傳時間： 2013-10-22
上傳用戶：cxl274287265
伺服舵機作為基本的輸出執行機構廣泛應用于 遙控航模以及人形機器人的控制中。舵機是一種位 置伺服的驅動器，其控制信號是PWM信號.，利 用占空比的變化改變舵機的位置，也可使用FPGA、 模擬電路、單片機來產生舵機的控制信號舊。應 用模擬電路產生PWM信號，應用的元器件較多， 會增加電路的復雜程度；若用單片機產生PWM信 號，當信號路數較少時單片機能滿足要求，但當 PWM信號多于4路時，由于單片機指令是順序執 行的，會產生較大的延遲，從而使PWM信號波形 不穩，導致舵機發生顫振。
上傳時間： 2014-12-28
上傳用戶：ainimao
七天玩轉Altera：學習FPGA必經之路包括基礎篇、時序篇和驗證篇三個部分。
上傳時間： 2013-10-11
上傳用戶：woshinimiaoye
為有效控制固態功率調制設備,提高系統的可調性和穩定性,介紹了一種基于現場可編程門陣列( FPGA)和微控制器(MCU) 的多路高壓IGBT 驅動觸發器的設計方法和實現電路。該觸發器可選擇內或外觸發信號,可遙控或本控,能產生多路頻率、寬度和延時獨立可調的脈沖信號,信號的輸入輸出和傳輸都使用光纖。將該觸發器用于高壓IGBT(3300 V/ 800 A) 感應疊加脈沖發生器中進行實驗測試,給出了實驗波形。結果表明,該多路高壓IGBT驅動觸發器輸出脈沖信號達到了較高的調整精度,頻寬’脈寬及延時可分別以步進1 Hz、0. 1μs、0. 1μs 進行調整,滿足了脈沖發生器的要求,提高了脈沖功率調制系統的性能。
上傳時間： 2013-10-22
上傳用戶：zhulei420
摘要: 串行傳輸技術具有更高的傳輸速率和更低的設計成本, 已成為業界首選, 被廣泛應用于高速通信領域。提出了一種新的高速串行傳輸接口的設計方案, 改進了Aurora 協議數據幀格式定義的弊端, 并采用高速串行收發器Rocket I/O, 實現數據率為2.5 Gbps的高速串行傳輸。關鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協議 為促使FPGA 芯片與串行傳輸技術更好地結合以滿足市場需求, Xilinx 公司適時推出了內嵌高速串行收發器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協議———Aurora 協議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復等功能, 可以理想地適用于芯片之間或背板的高速串行數據傳輸。Aurora 協議是為專有上層協議或行業標準的上層協議提供透明接口的第一款串行互連協議, 可用于高速線性通路之間的點到點串行數據傳輸, 同時其可擴展的帶寬, 為系統設計人員提供了所需要的靈活性[4]。但該協議幀格式的定義存在弊端,會導致系統資源的浪費。本文提出的設計方案可以改進Aurora 協議的固有缺陷,提高系統性能, 實現數據率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應用前景。
上傳時間： 2013-11-06
上傳用戶：smallfish
高速串并轉換器的設計是FPGA 設計的一個重要方面,傳統設計方法由于采用FPGA 的內部邏輯資源來實現,從而限制了串并轉換的速度。該研究以網絡交換調度系統的FGPA 驗證平臺中多路高速串并轉換器的設計為例,詳細闡述了1 :8DDR 模式下高速串并轉換器的設計方法和16 路1 :8 串并轉換器的實現。結果表明,采用Xilinx Virtex24 的ISERDES 設計的多路串并轉換器可以實現800 Mbit/ s 輸入信號的串并轉換,并且減少了設計復雜度,縮短了開發周期,能滿足設計要求。關鍵詞:串并轉換;現場可編程邏輯陣列;Xilinx ; ISERDES
上傳時間： 2013-11-03
上傳用戶：王小奇
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