常用的實(shí)時(shí)數(shù)字信號(hào)處理的器件有可編程的數(shù)字信號(hào)處理(DSP)芯片(如AD系列、TI系列)、專用集成電路(ASIC)、現(xiàn)場可編程門陣列(FPGA)等。在工程實(shí)踐中,往往要求對(duì)信號(hào)處理要有高速性、實(shí)時(shí)性和靈活性,而已有的一些軟件和硬件實(shí)現(xiàn)方式則難以同時(shí)達(dá)到這幾方面的要求。隨著可編程邏輯器件和EDA技術(shù)的發(fā)展,使用FPGA來實(shí)現(xiàn)數(shù)字信號(hào)處理,既具有實(shí)時(shí)性,又兼顧了一定的靈活性。FPGA具有的靈活的可編程邏輯可以方便的實(shí)現(xiàn)高速數(shù)字信號(hào)處理,突破了并行處理、流水級(jí)數(shù)的限制,有效地利用了片上資源,加上反復(fù)的可編程能力,越來越受到國內(nèi)外從事數(shù)字信號(hào)處理的研究者所青睞。 FIR數(shù)字濾波器以其良好的線性特性被廣泛使用,屬于數(shù)字信號(hào)處理的基本模塊之一。本論文對(duì)基于FPGA的FIR數(shù)字濾波器實(shí)現(xiàn)進(jìn)行了研究,所做的主要工作如下： 1.介紹了FIR數(shù)字濾波器的基本理論和FPGA的基本概況,以及FPGA設(shè)計(jì)流程、設(shè)計(jì)指導(dǎo)原則和常用的設(shè)計(jì)指導(dǎo)思想與技巧。 2.以FIR數(shù)字濾波器的基本理論為依據(jù),使用分布式算法為濾波器的硬件實(shí)現(xiàn)算法,并對(duì)其進(jìn)行了詳細(xì)的討論。針對(duì)分布式算法中查找表規(guī)模過大的缺點(diǎn),采用優(yōu)化分布式算法的多塊查找表方式使得硬件規(guī)模極大的減小。 3.設(shè)計(jì)出一個(gè)192階的FIR濾波器實(shí)例。其系統(tǒng)要求為：定點(diǎn)16位輸入、定點(diǎn)12位系數(shù)、定點(diǎn)16位輸出,采樣率為75MHz。設(shè)計(jì)用Quartus II軟件進(jìn)行仿真,并將其仿真結(jié)果與Matlab仿真結(jié)果進(jìn)行對(duì)比分析。 仿真結(jié)果表明,本論文設(shè)計(jì)的濾波器硬件規(guī)模較小,采樣率達(dá)到了75MHz。同時(shí)只要將查找表進(jìn)行相應(yīng)的改動(dòng),就能分別實(shí)現(xiàn)低通、高通、帶通FIR濾波器,體現(xiàn)了設(shè)計(jì)的靈活性。
標(biāo)簽： FPGA FIR 數(shù)字濾波器
上傳時(shí)間： 2013-06-06
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本論文介紹了毫米波通信系統(tǒng)中常用的上變頻方案和調(diào)制方式，比較了它們的性能和特點(diǎn)，最終在發(fā)射系統(tǒng)中選擇了DQPSK調(diào)制方式。提出了一種利用數(shù)字上變頻技術(shù)進(jìn)行基帶信號(hào)的數(shù)字域上變頻調(diào)制的方法。系統(tǒng)設(shè)計(jì)采用了現(xiàn)場可編程邏輯器件FPGA和通用正交上變頻器AD9857相結(jié)合的方案。 本設(shè)計(jì)硬件平臺(tái)以AD公司的AD9857為核心，在數(shù)字域完成了基帶數(shù)字信號(hào)內(nèi)插濾波、正交調(diào)制、D/A變換等功能；選用ALTERA公司的Cyclone系列EPlC6Q240C8完成了基帶數(shù)字信號(hào)的處理，并實(shí)現(xiàn)了對(duì)AD9857的控制。軟件部分，應(yīng)用Quartus Ⅱ和硬件描述語言VHDL在FPGA中完成了基帶數(shù)字信號(hào)處理模塊(串并轉(zhuǎn)換模塊、差分編碼模塊)和與AD9857的通信模塊(串口通信模塊、并口通信模塊)的設(shè)計(jì)，并進(jìn)行了仿真，仿真結(jié)果達(dá)到了設(shè)計(jì)要求。整個(gè)系統(tǒng)實(shí)現(xiàn)了在70MHz中頻載波上的DQPSK調(diào)制。系統(tǒng)具有結(jié)構(gòu)簡單，控制靈活，頻率分辨率高，頻率變化速率高等優(yōu)點(diǎn)。
上傳時(shí)間： 2013-07-18
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近些年來，F(xiàn)PGA已經(jīng)成為現(xiàn)代電子、半導(dǎo)體行業(yè)的最重要組成部分之一，針對(duì)FPGA的綜合技術(shù)的研究是電子設(shè)計(jì)自動(dòng)化技術(shù)的重要研究方向。邏輯綜合是FPGA綜合的重要步驟，它包括邏輯優(yōu)化和工藝映射。本文主要研究了針對(duì)一種新型ALM(Adaptive Logic Model)結(jié)構(gòu)FPGA的工藝映射算法。 論文首先對(duì)已有FPGA邏輯綜合技術(shù)進(jìn)行了全面的總結(jié)，從邏輯優(yōu)化和工藝映射兩個(gè)方面分析了傳統(tǒng)算法對(duì)ALM結(jié)構(gòu)FPGA的適應(yīng)性，通過分析我們得出結(jié)論，傳統(tǒng)的邏輯優(yōu)化算法仍然能夠適用于ALM結(jié)構(gòu)FPGA的邏輯綜合，而工藝映射算法則需要進(jìn)行改進(jìn)。 在以上分析的基礎(chǔ)上，根據(jù)ALM結(jié)構(gòu)的特點(diǎn)，論文提出了一種以面積優(yōu)化為主，同時(shí)考慮延遲的針對(duì)ALM結(jié)構(gòu)FPGA的工藝映射算法——ALMmap。該算法包括幾個(gè)子算法，遞減迭代裝箱算法能夠很好的適應(yīng)ALM結(jié)構(gòu)的靈活性；通過ALM裝箱算法并加入共享輸入處理，將多個(gè)LUT裝入一個(gè)ALM結(jié)構(gòu)中；再匯聚路徑的處理有助于提高效率和減少面積；算法在已有的多級(jí)分解算法基礎(chǔ)上考慮了延遲因素，在不降低面積優(yōu)化效果的同時(shí)降低了延遲；通過全局優(yōu)化從全局范圍對(duì)面積進(jìn)行了進(jìn)一步的優(yōu)化。 最后，我們對(duì)ALMmap算法與傳統(tǒng)算法進(jìn)行了測試與比較，通過實(shí)驗(yàn)數(shù)據(jù)表明，ALMmap能夠很好的發(fā)揮ALM結(jié)構(gòu)的靈活性，考慮延遲的多級(jí)分解算法能夠很好的降低延遲，與傳統(tǒng)基于K-LUT的工藝映射算法相比，具有更好的面積與延遲綜合性能。
上傳時(shí)間： 2013-06-24
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隨著數(shù)字電視技術(shù)的飛速發(fā)展，數(shù)字機(jī)頂盒已成為現(xiàn)在模擬電視收看數(shù)字電視節(jié)目必不可少的設(shè)備。而數(shù)字機(jī)頂盒需要在解碼后的模擬視頻信號(hào)上加入屏幕顯示信息(如亮度、色度、信息服務(wù)菜單等)以提供給觀眾良好的界面和靈活的人機(jī)交互。 v屏幕顯示系統(tǒng)(OSG，On-Screen-Graphics)解決了現(xiàn)有模擬電視無法實(shí)現(xiàn)的疊加屏幕顯示信息的問題，提供同步輸出疊加有各種圖形、文字的電視節(jié)目圖像的功能，其中最主要的部分是OSD(On-Screen-Display)，即屏幕顯示單元。OSD將疊加的位圖圖像分為多個(gè)OSD塊，一般定義為矩形區(qū)域。每個(gè)矩形區(qū)域，例如臺(tái)標(biāo)、參數(shù)調(diào)節(jié)框、字幕等，都有獨(dú)立的4色、16色或256色顏色查找表。同時(shí)OSG系統(tǒng)也支持真彩模式。OSD塊經(jīng)由編碼/混合器與視頻圖像進(jìn)行alpha混合后輸出到電視屏幕上。 本文詳細(xì)介紹了應(yīng)用FPGA設(shè)計(jì)包括屏幕顯示單元在內(nèi)的OSG系統(tǒng)的思路和設(shè)計(jì)過程，描述了模塊的劃分與功能仿真。在論文前半部分，本文給出了圖文屏幕顯示系統(tǒng)各子單元的工作流程，接著論文的后半部分，給出了詳細(xì)的模塊接口說明和硬件實(shí)現(xiàn)。
上傳時(shí)間： 2013-07-27
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隨著集成電路的設(shè)計(jì)規(guī)模越來越大，F(xiàn)PGA為了滿足這種設(shè)計(jì)需求，其規(guī)模也越做越大，傳統(tǒng)平面結(jié)構(gòu)的FPGA無法滿足實(shí)際設(shè)計(jì)需求。首先是硬件設(shè)計(jì)上的很難控制，其次就是計(jì)算機(jī)軟件面臨很大挑戰(zhàn)，所有復(fù)雜問題全部集中到布局布線(P&R)這一步，而實(shí)際軟件處理過程中，P&R所占的時(shí)間比例是相當(dāng)大的。為了緩解這種軟件和硬件的設(shè)計(jì)壓力，多層次化結(jié)構(gòu)的FPGA得以采用。所謂層次化就是可配置邏輯單元內(nèi)部包含多個(gè)邏輯單元(相對(duì)于傳統(tǒng)的單一邏輯單元)，并且內(nèi)部的邏輯單元之間共享連線資源，這種結(jié)構(gòu)有利于減少芯片面積和提高布通率。與此同時(shí)，F(xiàn)PGA的EDA設(shè)計(jì)流程也多了一步，那就是在工藝映射和布局之間增加了基本邏輯單元的裝箱步驟，該步驟既可以認(rèn)為是工藝映射的后處理，也可認(rèn)為是布局和布線模塊的預(yù)處理，這一步不僅需要考慮打包，還要考慮布線資源的問題。裝箱作為連接軟件前端和后端之間的橋梁，該步驟對(duì)FPGA的性能影響是相當(dāng)大的。 本文通過研究和分析影響芯片步通率的各種因素，提出新的FPGA裝箱算法，可以同時(shí)減少裝箱后可配置邏輯單元(CLB)外部的線網(wǎng)數(shù)和外部使用的引腳數(shù)，從而達(dá)到減少布線所需的通道數(shù)。該算法和以前的算法相比較，無論從面積，還是通道數(shù)方面都有一定的改進(jìn)。算法的時(shí)間復(fù)雜度仍然是線性的。與此同時(shí)本文還對(duì)FPGA的可配置邏輯單元內(nèi)部連線資源做了分析，如何設(shè)計(jì)可配置邏輯單元內(nèi)部的連線資源來達(dá)到即減少面積又保證芯片的步通率，同時(shí)還可以提高運(yùn)行速度。 另外，本文還提出將電路分解成為多塊，分別下載到各個(gè)芯片的解決方案。以解決FPGA由于容量限制，而無法實(shí)現(xiàn)某些特定電路原型驗(yàn)證。該算法綜合考慮影響多塊芯片性能的各個(gè)因數(shù)，采用較好的目標(biāo)函數(shù)來達(dá)到較優(yōu)結(jié)果。
上傳時(shí)間： 2013-04-24
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本論文來自于863項(xiàng)目基于光互連自組織內(nèi)存服務(wù)體系(簡稱MemoryBox)。本文主要研究Memory Box系統(tǒng)中基于可重配置計(jì)算架構(gòu)，軟硬件攜同設(shè)計(jì)方法，在XILINX VIRTEX 2 Pro FPGA上設(shè)計(jì)實(shí)現(xiàn)嵌入式系統(tǒng)。由于嵌入式系統(tǒng)是Memory Box工作的平臺(tái)，所以硬件應(yīng)具有良好的擴(kuò)展性、靈活性，軟件應(yīng)具有優(yōu)良的穩(wěn)定性。在硬件平臺(tái)選型時(shí)，我們選擇的是基于高性能Xilinx VIRTEX2 Pro的自制開發(fā)板。嵌入式系統(tǒng)軟硬件開發(fā)平臺(tái)選用的是Xilinx EDK、ISE。內(nèi)核移植所用的交叉開發(fā)工具鏈為powerpc-405-linux-gnu。該交叉開發(fā)工具鏈工作在Red Hat Enterprise LINUX．AS 4平臺(tái)下。 本論文主要包括三部分工作：首先是硬件設(shè)計(jì)，其核心是EDK和ISE設(shè)計(jì)的SOPC工程；然后是嵌入式LINUX內(nèi)核移植與調(diào)試；最后完成存儲(chǔ)管理軟件的設(shè)計(jì)。完全用硬件實(shí)現(xiàn)系統(tǒng)要求的各種存儲(chǔ)管理功能極其困難。而通過移植內(nèi)核，存儲(chǔ)管理軟件以運(yùn)行在Linux內(nèi)核上的應(yīng)用軟件的形式實(shí)現(xiàn)了其功能。存儲(chǔ)管理軟件要解決共享沖突，負(fù)載均衡，遠(yuǎn)程內(nèi)存與本地內(nèi)存的地址一致性以及對(duì)海量內(nèi)存陣列的重新編址等問題，設(shè)計(jì)出較完善的Memory Box的存儲(chǔ)管理模型。
標(biāo)簽： FPGA 嵌入式系統(tǒng)
上傳時(shí)間： 2013-06-11
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電子電路百科全書_上 電子愛好迷必看
上傳時(shí)間： 2013-05-17
上傳用戶：cooran
在微機(jī)上模擬I2C總線的設(shè)計(jì)，用并行口的D0（PIN2）模擬SCL信號(hào)，用D1（PIN3）模擬SDA信號(hào)。
上傳時(shí)間： 2013-07-14
上傳用戶：xuanchangri
嵌入式linux系統(tǒng)的網(wǎng)絡(luò)編程（C++）在ARM上實(shí)現(xiàn)視頻會(huì)議，此程序獲得全國研究生電子大賽一等獎(jiǎng)。壓縮包內(nèi)為全部源碼，包括音頻、視頻（H.264）socket部分。
上傳時(shí)間： 2013-07-07
上傳用戶：15528028198
在CortexM0上移植ucos-ii,用的是NXP公司的LPC1114處理器，ucos-ii版本是V2.86，初學(xué)者可以作為參考^_^
上傳時(shí)間： 2013-04-24
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