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共模<b>電感</b>器

FPGA中多標(biāo)準(zhǔn)可編程IO端口的設(shè)計(jì).rar

現(xiàn)場(chǎng)可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)是可編程邏輯器件的一種，它的出現(xiàn)是隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來(lái)獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(ASIC，Application Specific Integrated Circuit)．芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中。現(xiàn)在，F(xiàn)PGA已廣泛地運(yùn)用于通信領(lǐng)域、消費(fèi)類電子和車用電子。本文中涉及的I/O端口模塊是FPGA中最主要的幾個(gè)大模塊之一，它的主要作用是提供封裝引腳到CLB之間的接口，將外部信號(hào)引入FPGA內(nèi)部進(jìn)行邏輯功能的實(shí)現(xiàn)并把結(jié)果輸出給外部電路，并且根據(jù)需要可以進(jìn)行配置來(lái)支持多種不同的接口標(biāo)準(zhǔn)。FPGA允許使用者通過(guò)不同編程來(lái)配置實(shí)現(xiàn)各種邏輯功能，在IO端口中它可以通過(guò)選擇配置方式來(lái)兼容不同信號(hào)標(biāo)準(zhǔn)的I/O緩沖器電路。總體而言，可選的I/O資源的特性包括：IO標(biāo)準(zhǔn)的選擇、輸出驅(qū)動(dòng)能力的編程控制、擺率選擇、輸入延遲和維持時(shí)間控制等。本文是關(guān)于FPGA中多標(biāo)準(zhǔn)兼容可編程輸入輸出電路(Input/Output Block)的設(shè)計(jì)和實(shí)現(xiàn)，該課題是成都華微電子系統(tǒng)有限公司FPGA大項(xiàng)目中的一子項(xiàng)，目的為在更新的工藝水平上設(shè)計(jì)出能夠兼容單端標(biāo)準(zhǔn)的I/O電路模塊；同時(shí)針對(duì)以前設(shè)計(jì)的I/O模塊不支持雙端標(biāo)準(zhǔn)的缺點(diǎn)，要求新的電路模塊中擴(kuò)展出雙端標(biāo)準(zhǔn)的部分。文中以低壓雙端差分標(biāo)準(zhǔn)(LVDS)為代表構(gòu)建雙端標(biāo)準(zhǔn)收發(fā)轉(zhuǎn)換電路，與單端標(biāo)準(zhǔn)比較，LVDS具有很多優(yōu)點(diǎn)： (1)LVDS傳輸?shù)男盘?hào)擺幅小，從而功耗低，一般差分線上電流不超過(guò)4mA，負(fù)載阻抗為100Ω。這一特征使它適合做并行數(shù)據(jù)傳輸。 (2)LVDS信號(hào)擺幅小，從而使得該結(jié)構(gòu)可以在2.5V的低電壓下工作。 (3)LVDS輸入單端信號(hào)電壓可以從0V到2.4V變化，單端信號(hào)擺幅為400mV，這樣允許輸入共模電壓從0.2V到2.2V范圍內(nèi)變化，也就是說(shuō)LVDS允許收發(fā)兩端地電勢(shì)有±1V的落差。本文采用0.18μm1.8V/3.3V混合工藝，輔助Xilinx公司FPGA開(kāi)發(fā)軟件ISE，設(shè)計(jì)完成了可以用于Virtex系列各低端型號(hào)FPGA的IOB結(jié)構(gòu)，它有靈活的可配置性和出色的適應(yīng)能力，能支持大量的I/O標(biāo)準(zhǔn)，其中包括單端標(biāo)準(zhǔn)，也包括雙端標(biāo)準(zhǔn)如LVDS等。它具有適應(yīng)性的優(yōu)點(diǎn)、可選的特性和考慮到被文件描述的硬件結(jié)構(gòu)特征，這些特點(diǎn)可以改進(jìn)和簡(jiǎn)化系統(tǒng)級(jí)的設(shè)計(jì)，為最終的產(chǎn)品設(shè)計(jì)和生產(chǎn)打下基礎(chǔ)。設(shè)計(jì)中對(duì)包括20種IO標(biāo)準(zhǔn)在內(nèi)的各電器參數(shù)按照用戶手冊(cè)描述進(jìn)行仿真驗(yàn)證，性能參數(shù)已達(dá)到預(yù)期標(biāo)準(zhǔn)。

標(biāo)簽： FPGA 標(biāo)準(zhǔn) 可編程

上傳時(shí)間： 2013-05-15

上傳用戶：shawvi
基于FPGA的溫度采集控制器的分析和設(shè)計(jì).rar

溫度是生活中最基本的環(huán)境參數(shù)。溫度的監(jiān)測(cè)與控制，對(duì)于生物生存生長(zhǎng)，工業(yè)生產(chǎn)發(fā)展都有著非同一般的意義。溫度傳感器的應(yīng)用涉及機(jī)械制造、工業(yè)過(guò)程控制、汽車電子產(chǎn)品、消費(fèi)電子產(chǎn)品和專用設(shè)備等各個(gè)領(lǐng)域。傳統(tǒng)的常用溫度傳感器有熱電偶、電阻溫度計(jì)RTD和NTC熱敏電阻等。但信號(hào)調(diào)理，模數(shù)轉(zhuǎn)換及恒溫器等功能全都會(huì)增加成本。現(xiàn)代集成溫度傳感器通常包含這些功能，并以其低廉的價(jià)格迅速地占據(jù)了市場(chǎng)。Dallas Semiconductor公司推出的數(shù)字式溫度傳感器DS1820采用數(shù)字化一線總線技術(shù)具有許多優(yōu)異特性。其一，它將控制線、地址線、數(shù)據(jù)線合為一根導(dǎo)線，允許在同一根導(dǎo)線上掛接多個(gè)控制對(duì)象，形成多點(diǎn)一線總線測(cè)控系統(tǒng)。布線施工方便，成本低廉。其二，線路上傳送的是數(shù)字信號(hào)，所受干擾和損耗小，性能好。本課題旨在分析和設(shè)計(jì)基于數(shù)字化一線總線技術(shù)的溫度測(cè)控系統(tǒng)。本系統(tǒng)采用FPGA實(shí)現(xiàn)一個(gè)溫度采集控制器，用于傳感器和上位機(jī)的連接，并采用Microsoft公司的Visual C++作為開(kāi)發(fā)平臺(tái)，運(yùn)用MSComm控件進(jìn)行串口通信，進(jìn)行命令的發(fā)送和接收。

標(biāo)簽： FPGA 溫度采集控制器

上傳時(shí)間： 2013-04-24

上傳用戶：fyerd
AD8221中文資料.rar

AD8221中文資料，儀器儀表放大器。高共模抑制比

標(biāo)簽： 8221 AD

上傳時(shí)間： 2013-07-31

上傳用戶：songrui
基于ARM的T波交替檢測(cè)技術(shù)

心血管系統(tǒng)疾病是現(xiàn)今世界上發(fā)病率和死亡率最高的疾病之一。T波交替(T-wavealtemans,TWA)作為一種非穩(wěn)態(tài)的心電變異性現(xiàn)象，是指心電T波段振幅、形態(tài)甚至極性逐拍交替變化。大量研究表明，TWA與室性心律失常、心臟性猝死等有直接密切的關(guān)系，已成為一種無(wú)創(chuàng)獨(dú)立性預(yù)測(cè)指標(biāo)。隨著數(shù)字信號(hào)處理技術(shù)和計(jì)算機(jī)技術(shù)的迅速發(fā)展，微伏級(jí)的TWA已經(jīng)可以被檢出，并且精度越來(lái)越高。本文以T波交替檢測(cè)為中心，基于ARM給出了T波交替檢測(cè)技術(shù)原理性樣機(jī)的硬件及軟件，實(shí)現(xiàn)實(shí)時(shí)監(jiān)護(hù)的目的。在TWA檢測(cè)研究中，需要對(duì)心電信號(hào)進(jìn)行預(yù)處理，即信號(hào)去噪和特征點(diǎn)檢測(cè)。小波分析以其多分辨率的特性和表征時(shí)頻兩域信號(hào)局部特征的能力成為我們選取的心電信號(hào)自動(dòng)分析手段。文中采用小波變換將原始心電信號(hào)分解為不同頻段的細(xì)節(jié)信號(hào)，根據(jù)三種主要噪聲的不同能量分布，采用自適應(yīng)閾值和軟硬閾值折衷處理策略用閾值濾波方法對(duì)原始信號(hào)進(jìn)行去噪處理：同時(shí)基于心電信號(hào)的特征點(diǎn)R峰對(duì)應(yīng)于Mexican-hat小波變換的極值點(diǎn)，因此我們使用Mexican-hat小波檢測(cè)R峰，通過(guò)附加檢測(cè)方案確保了位置的準(zhǔn)確性，并根據(jù)需要提出了T波矩陣提取方法。隨后文章介紹了T波交替的產(chǎn)生機(jī)理及研究進(jìn)展，分別從臨床應(yīng)用和檢測(cè)方法上展現(xiàn)了目前TWA的發(fā)展進(jìn)程，并利用了譜分析法、相關(guān)分析法和移動(dòng)平均修正算法分別從時(shí)域和頻域?qū)σ恍颖緮?shù)據(jù)進(jìn)行T波交替檢測(cè)。在檢測(cè)中譜分析法抗噪能力較強(qiáng)，但作為一種頻域檢測(cè)方法，無(wú)法檢測(cè)非穩(wěn)態(tài)TWA信號(hào)，而相關(guān)分析法受呼吸、噪聲影響較大，數(shù)據(jù)要求較高，因此可以在譜分析檢測(cè)為陽(yáng)性TWA基礎(chǔ)上，再對(duì)信號(hào)進(jìn)行相關(guān)分析，從而克服自身算法缺陷，確定交替幅度和時(shí)間段。最后對(duì)影響檢測(cè)結(jié)果的因素進(jìn)行討論研究，從而降低檢測(cè)誤差。文章還設(shè)計(jì)了T波交替檢測(cè)技術(shù)原理性樣機(jī)的關(guān)鍵部分電路和軟件框架。硬件部分圍繞ARM核的Samsung S3C44BOX為核心，設(shè)計(jì)了該樣機(jī)的關(guān)鍵電路，包括采集模塊、數(shù)據(jù)處理模塊(外部存儲(chǔ)電路、通信接口電路等)。其中在采集模塊中針對(duì)心電信號(hào)是微弱信號(hào)并且干擾大的特點(diǎn)，采用了具有高共模抑制比和高輸入阻抗的分級(jí)放大電路，有效的提取了信號(hào)分量：A/D轉(zhuǎn)換電路保證了信號(hào)量化的高精度。利用USB接口芯片和刪內(nèi)部異步串行通訊實(shí)現(xiàn)系統(tǒng)與外界聯(lián)系。系統(tǒng)軟件中首先介紹了系統(tǒng)的軟件開(kāi)發(fā)環(huán)境，然后給出了心電信號(hào)分析及處理程序設(shè)計(jì)流程圖及實(shí)現(xiàn)，使它們共同完成系統(tǒng)的軟件監(jiān)護(hù)功能。

標(biāo)簽： ARM 檢測(cè)技術(shù)

上傳時(shí)間： 2013-07-27

上傳用戶：familiarsmile
可重構(gòu)FPGA通訊糾錯(cuò)進(jìn)化電路及其實(shí)現(xiàn)

ASIC對(duì)產(chǎn)品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對(duì)較低,運(yùn)算速度也受到限制.常規(guī)ASIC的硬件具有速度優(yōu)勢(shì)和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統(tǒng)硬件(CHW)相比,具有一定可配置特性的場(chǎng)可編程門陣列(FPGA)的出現(xiàn),使建立在可再配置硬件基礎(chǔ)上的進(jìn)化硬件(EHW)成為智能硬件電路設(shè)計(jì)的一種新方法.作為進(jìn)化算法和可編程器件技術(shù)相結(jié)合的產(chǎn)物,可重構(gòu)FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實(shí)現(xiàn)方法.論文認(rèn)為面向分類的專用類可重構(gòu)FPGA(ASR-FPGA)的研究,可使可重構(gòu)電路粒度劃分的針對(duì)性更強(qiáng)、設(shè)計(jì)更易實(shí)現(xiàn).論文研究的可重構(gòu)FPGA的BCH通訊糾錯(cuò)碼進(jìn)化電路是一類ASR-FPGA電路的具體方法,具有一定的實(shí)用價(jià)值.論文所做的工作主要包括:(1)BCH編譯碼電路的設(shè)計(jì)——求取實(shí)驗(yàn)用BCH碼的生成多項(xiàng)式和校驗(yàn)多項(xiàng)式及其相應(yīng)的矩陣并構(gòu)造實(shí)驗(yàn)用BCH碼;(2)建立基于可重構(gòu)FPGA的基核——構(gòu)造具有可重構(gòu)特性的硬件功能單元,以此作為可重構(gòu)BCH碼電路的設(shè)計(jì)基礎(chǔ);(3)構(gòu)造實(shí)現(xiàn)可重構(gòu)BCH糾錯(cuò)碼電路的方法——建立可重構(gòu)糾錯(cuò)碼硬件電路算法并進(jìn)行實(shí)驗(yàn)驗(yàn)證;(4)在可重構(gòu)糾錯(cuò)碼電路基礎(chǔ)上,構(gòu)造進(jìn)化硬件控制功能塊的結(jié)構(gòu),完成各進(jìn)化RLA控制模塊的驗(yàn)證和實(shí)現(xiàn).課題是將可重構(gòu)BCH碼的編譯碼電路的實(shí)現(xiàn)作為一類ASR-FPGA的研究目標(biāo),主要成果是根據(jù)可編程邏輯電路的特點(diǎn),選擇一種可編程樹(shù)的電路模型,并將它作為可重構(gòu)FPGA電路的基核T;通過(guò)對(duì)循環(huán)BCH糾錯(cuò)碼的構(gòu)造原理和電路結(jié)構(gòu)的研究,將基核模型擴(kuò)展為能滿足糾錯(cuò)碼電路需要的糾錯(cuò)碼基本功能單元T;以T作為再劃分的基本單元,對(duì)FPGA進(jìn)行"格式化",使T規(guī)則排列在FPGA上,通過(guò)對(duì)T的控制端的不同配置來(lái)實(shí)現(xiàn)糾錯(cuò)碼的各個(gè)功能單元;在可重構(gòu)基核的基礎(chǔ)上提出了糾錯(cuò)碼重構(gòu)電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進(jìn)化硬件描述語(yǔ)言,通過(guò)轉(zhuǎn)換為相應(yīng)的VHDL語(yǔ)言描述以實(shí)現(xiàn)硬件電路;采用RLA模型的有限狀態(tài)機(jī)FSM方式實(shí)現(xiàn)了可重構(gòu)糾錯(cuò)碼電路的EHW的各個(gè)控制功能塊.在實(shí)驗(yàn)方面,利用Xilinx FPGA開(kāi)發(fā)系統(tǒng)中的VHDL語(yǔ)言和電路圖相結(jié)合的設(shè)計(jì)方法建立了循環(huán)糾錯(cuò)碼基核單元的可重構(gòu)模型,進(jìn)行循環(huán)糾錯(cuò)BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進(jìn)行了FPGA實(shí)現(xiàn).課題在研究模型上選取的是比較基本的BCH糾錯(cuò)碼電路,立足于解決基于可重構(gòu)FPGA核的設(shè)計(jì)的基本問(wèn)題.課題的研究成果及其總結(jié)的一套ASR-FPGA進(jìn)化硬件電路的設(shè)計(jì)方法對(duì)實(shí)際的進(jìn)化硬件設(shè)計(jì)具有一定的實(shí)際指導(dǎo)意義,提出的基于專用類基核FPGA電路結(jié)構(gòu)的研究方法為新型進(jìn)化硬件的器件結(jié)構(gòu)的設(shè)計(jì)也可提供一種借鑒.

標(biāo)簽： FPGA 可重構(gòu) 通訊糾錯(cuò)

上傳時(shí)間： 2013-07-01

上傳用戶：myworkpost
基于FPGA的溫度采集控制器

溫度是生活中最基本的環(huán)境參數(shù)。溫度的監(jiān)測(cè)與控制，對(duì)于生物生存生長(zhǎng)，工業(yè)生產(chǎn)發(fā)展都有著非同一般的意義。溫度傳感器的應(yīng)用涉及機(jī)械制造、工業(yè)過(guò)程控制、汽車電子產(chǎn)品、消費(fèi)電子產(chǎn)品和專用設(shè)備等各個(gè)領(lǐng)域。傳統(tǒng)的常用溫度傳感器有熱電偶、電阻溫度計(jì)RTD和NTC熱敏電阻等。但信號(hào)調(diào)理，模數(shù)轉(zhuǎn)換及恒溫器等功能全都會(huì)增加成本。現(xiàn)代集成溫度傳感器通常包含這些功能，并以其低廉的價(jià)格迅速地占據(jù)了市場(chǎng)。Dallas Semiconductor公司推出的數(shù)字式溫度傳感器DS1820采用數(shù)字化一線總線技術(shù)具有許多優(yōu)異特性。其一，它將控制線、地址線、數(shù)據(jù)線合為一根導(dǎo)線，允許在同一根導(dǎo)線上掛接多個(gè)控制對(duì)象，形成多點(diǎn)一線總線測(cè)控系統(tǒng)。布線施工方便，成本低廉。其二，線路上傳送的是數(shù)字信號(hào)，所受干擾和損耗小，性能好。本課題旨在分析和設(shè)計(jì)基于數(shù)字化一線總線技術(shù)的溫度測(cè)控系統(tǒng)。本系統(tǒng)采用FPGA實(shí)現(xiàn)一個(gè)溫度采集控制器，用于傳感器和上位機(jī)的連接，并采用Microsoft公司的Visual C++作為開(kāi)發(fā)平臺(tái)，運(yùn)用MSComm控件進(jìn)行串口通信，進(jìn)行命令的發(fā)送和接收。

標(biāo)簽： FPGA 溫度采集控制器

上傳時(shí)間： 2013-07-29

上傳用戶：BOBOniu
在單片機(jī)與外部環(huán)境通信的時(shí)候

在單片機(jī)與外部環(huán)境通信的時(shí)候，就需要有一種轉(zhuǎn)換器來(lái)把模擬信號(hào)變?yōu)閿?shù)字信號(hào)，以便能夠輸送給單片機(jī)進(jìn)行處理。而單片機(jī)送出的控制信號(hào)，也必須經(jīng)過(guò)變換器變成模擬信號(hào)，才能為控制電路所接受。這種變換器就稱為數(shù)模(D／A)轉(zhuǎn)換器和模數(shù)(A／D)轉(zhuǎn)換器。

標(biāo)簽： 單片機(jī) 外部環(huán)境通信

上傳時(shí)間： 2013-08-06

上傳用戶：ydd3625
心電信號(hào)調(diào)理電路設(shè)計(jì)

心電（Electrocardiograph）作為人體重要的生理及病理指標(biāo)之一，具有重要的醫(yī)學(xué)研究?jī)r(jià)值。針對(duì)其信號(hào)微弱、頻率低、阻抗高、隨機(jī)性強(qiáng)及易受干擾的特點(diǎn)，首先提出了信號(hào)調(diào)理電路設(shè)計(jì)的要求；然后針對(duì)性地選擇元器件并設(shè)計(jì)硬件電路，其中包括：一級(jí)放大電路、調(diào)零電路、50 Hz限波電路、帶通濾波電路及二級(jí)放大電路；最后對(duì)所設(shè)計(jì)的硬件電路進(jìn)行實(shí)際測(cè)試。結(jié)果表明該調(diào)理電路具有輸出波形穩(wěn)定、噪聲小和共模抑制比高的特點(diǎn)，提高了心電信號(hào)采集的精度。

標(biāo)簽： 心電信號(hào) 調(diào)理電路

上傳時(shí)間： 2014-01-19

上傳用戶：ommshaggar
帶有增益提高技術(shù)的高速CMOS運(yùn)算放大器設(shè)計(jì)

設(shè)計(jì)了一種用于高速ADC中的高速高增益的全差分CMOS運(yùn)算放大器。主運(yùn)放采用帶開(kāi)關(guān)電容共模反饋的折疊式共源共柵結(jié)構(gòu)，利用增益提高和三支路電流基準(zhǔn)技術(shù)實(shí)現(xiàn)一個(gè)可用于12~14 bit精度，100 MS/s采樣頻率的高速流水線（Pipelined）ADC的運(yùn)放。設(shè)計(jì)基于SMIC 0.25 μm CMOS工藝，在Cadence環(huán)境下對(duì)電路進(jìn)行Spectre仿真。仿真結(jié)果表明，在2.5 V單電源電壓下驅(qū)動(dòng)2 pF負(fù)載時(shí)，運(yùn)放的直流增益可達(dá)到124 dB，單位增益帶寬720 MHz，轉(zhuǎn)換速率高達(dá)885 V/μs，達(dá)到0.1%的穩(wěn)定精度的建立時(shí)間只需4 ns，共模抑制比153 dB。

標(biāo)簽： CMOS 增益提高運(yùn)算放大器設(shè)計(jì)

上傳時(shí)間： 2014-12-23

上傳用戶：jiiszha
虛擬實(shí)現(xiàn)技術(shù)在典型差動(dòng)放大電路特性分析中的應(yīng)用

介紹了差動(dòng)放大電路演變歷程，理論上分析了典型差動(dòng)放大的工作原理以及特性參數(shù)的計(jì)算公式：應(yīng)用虛擬實(shí)現(xiàn)技術(shù)一Pmteus軟件進(jìn)行了靜態(tài)特性、差模輸入信號(hào)、共模輸入信號(hào)的實(shí)驗(yàn)研究，并對(duì)實(shí)驗(yàn)現(xiàn)象進(jìn)行了分析。

標(biāo)簽： 虛擬實(shí)現(xiàn)技術(shù) 典型中的應(yīng)用差動(dòng)放大電路

上傳時(shí)間： 2013-11-14

上傳用戶：zukfu