提高LED顯示屏畫質的驅動電路設計方案 ? 利用驅動芯片快速響應來提升LED顯示屏畫質 解決方案： ? 將同一個時間內輸出電流的脈沖平均打散 ? PCB最好是4層板以上，走線部份越短越好 ? VLED與VCC分開為不同電源 ? VLED及VCC對地端加上一個大的穩壓電容
上傳時間： 2013-06-07
上傳用戶：gaoyining
模糊控制 C語言實現 利用模糊數學的基本思想和理論的控制方法。在傳統的控制領域里，控制系統動態模式的精確與否是影響控制優劣的最主要關鍵，系統動態的信息越詳細，則越能達到精確控制的目的。
上傳時間： 2013-05-20
上傳用戶：shinesyh
隨著集成電路的設計規模越來越大，FPGA為了滿足這種設計需求，其規模也越做越大，傳統平面結構的FPGA無法滿足實際設計需求。首先是硬件設計上的很難控制，其次就是計算機軟件面臨很大挑戰，所有復雜問題全部集中到布局布線(P&R)這一步，而實際軟件處理過程中，P&R所占的時間比例是相當大的。為了緩解這種軟件和硬件的設計壓力，多層次化結構的FPGA得以采用。所謂層次化就是可配置邏輯單元內部包含多個邏輯單元(相對于傳統的單一邏輯單元)，并且內部的邏輯單元之間共享連線資源，這種結構有利于減少芯片面積和提高布通率。與此同時，FPGA的EDA設計流程也多了一步，那就是在工藝映射和布局之間增加了基本邏輯單元的裝箱步驟，該步驟既可以認為是工藝映射的后處理，也可認為是布局和布線模塊的預處理，這一步不僅需要考慮打包，還要考慮布線資源的問題。裝箱作為連接軟件前端和后端之間的橋梁，該步驟對FPGA的性能影響是相當大的。 本文通過研究和分析影響芯片步通率的各種因素，提出新的FPGA裝箱算法，可以同時減少裝箱后可配置邏輯單元(CLB)外部的線網數和外部使用的引腳數，從而達到減少布線所需的通道數。該算法和以前的算法相比較，無論從面積，還是通道數方面都有一定的改進。算法的時間復雜度仍然是線性的。與此同時本文還對FPGA的可配置邏輯單元內部連線資源做了分析，如何設計可配置邏輯單元內部的連線資源來達到即減少面積又保證芯片的步通率，同時還可以提高運行速度。 另外，本文還提出將電路分解成為多塊，分別下載到各個芯片的解決方案。以解決FPGA由于容量限制，而無法實現某些特定電路原型驗證。該算法綜合考慮影響多塊芯片性能的各個因數，采用較好的目標函數來達到較優結果。
上傳時間： 2013-04-24
上傳用戶：zhaoq123
最為全面的電流檢測電路詳解 電流檢測電路電流互感器CT二次測得的AC電壓,經D20~D23組成的橋式整流電路整流、C31 平滑,所獲得的直流電壓送至CPU,該電壓越高,表示電源輸入的電流越大
標簽： 電流檢測電路
上傳時間： 2013-07-29
上傳用戶：變形金剛
開關電源電路圖一、主電路從交流電網輸入、直流輸出的全過程，包括： 1、輸入濾波器：其作用是將電網存在的雜波過濾，同時也阻礙本機產生的雜波反饋到公共電網。2、整流與濾波：將電網交流電源直接整流為較平滑的直流電，以供下一級變換。3、逆變：將整流后的直流電變為高頻交流電，這是高頻開關電源的核心部分，頻率越高，體積、重量與輸出功率之比越小。4、輸出整流與濾波：根據負載需要，提供穩定可靠的直流電源。
上傳時間： 2013-05-27
上傳用戶：colinal
認知無線電是一種用于提高無線通信頻譜利用率的新的智能技術，檢測頻譜空穴是否存在是實現認知無線電的前提和關鍵技術之一。首先簡述認知無線電的背景和概念， 針對認知無線電的頻譜感知功能，介紹了基于能量檢測的頻譜檢測方法，并在Matlab環境下進行了仿真實驗， 比較在相同的虛警概率情況下的檢測概率與信噪比的關系。仿真實驗結果表明，在相同的虛警概率時，當信噪比大的時候，檢測概率越大。
上傳時間： 2014-12-23
上傳用戶：2728460838
所有模數轉換器(ADC)都有一定量的“折合到輸入端噪聲”，可以將其模擬為與無噪聲ADC 輸入串聯的噪聲源。折合到輸入端噪聲與量化噪聲不同，后者僅在ADC處理交流信號時出 現。多數情況下，輸入噪聲越低越好，但在某些情況下，輸入噪聲實際上有助于實現更高 的分辨率。這似乎毫無道理，不過繼續閱讀本指南，就會明白為什么有些噪聲是好的噪 聲。
上傳時間： 2013-11-14
上傳用戶：Sophie
對于常規VDMOS器件結構， Rdson與BV存在矛盾關系，要想提高BV，都是從減小EPI參雜濃度著手，但是外延層又是正向電流流通的通道，EPI參雜濃度減小了，電阻必然變大，Rdson增大。所以對于普通VDMOS，兩者矛盾不可調和。 但是對于COOLMOS，這個矛盾就不那么明顯了。通過設置一個深入EPI的的P區，大大提高了BV，同時對Rdson上不產生影響。為什么有了這個深入襯底的P區，就能大大提高耐壓呢？ 對于常規VDMOS，反向耐壓，主要靠的是N型EPI與body區界面的PN結，對于一個PN結，耐壓時主要靠的是耗盡區承受，耗盡區內的電場大小、耗盡區擴展的寬度的面積，也就是下圖中的淺綠色部分，就是承受電壓的大小。常規VDMOS，P body濃度要大于N EPI， PN結耗盡區主要向低參雜一側擴散，所以此結構下，P body區域一側，耗盡區擴展很小，基本對承壓沒有多大貢獻，承壓主要是P body－－N EPI在N型的一側區域，這個區域的電場強度是逐漸變化的，越是靠近PN結面（a圖的A結），電場強度E越大。所以形成的淺綠色面積有呈現梯形。
上傳時間： 2013-11-11
上傳用戶：小眼睛LSL
越柬越多的應用 例如過程控制、稱重等 都需要高分辨率、高集成度和低價格的ADC。 新型Σ ．△轉換技術恰好可以滿足這些要求 然而， 很多設計者對于這種轉換技術并不 分了解， 因而更愿意選用傳統的逐次比較ADC Σ．A轉換器中的模擬部分非常簡單(類似j 個Ibit ADC)， 而數字部分要復雜得多， 按照功能町劃分為數字濾波和抽取單元 由于更接近r 個數字器件，Σ △ADC的制造成本非常低廉.
標簽： ADC
上傳時間： 2013-10-24
上傳用戶：han_zh
通常以為TTL門的速度高于“CMOS門電路。影響TTL門電路工作速度的主要因素是電路內部管子的開關特性、電路結構及內部的各電阻數值。電阻數值越大，作速度越低。管子的開關時間越長，門的工作速度越低。門的速度主要體現在輸出波形相對于輸入波形上有“傳輸延時”tpd。將tpd與空載功耗P的乘積稱“速度-功耗積”，做為器件性能的一個重要指標，其值越小，表明器件的性能越 好（一般約為幾十皮（10-12）焦耳）。與TTL門電路的情況不同，影響CMOS電路工作速度的主要因素在于電路的外部，即負載電容CL。CL是主要影響器件工作速度的原因。由CL所決定的影響CMOS門的傳輸延時約為幾十納秒。
上傳時間： 2013-11-22
上傳用戶：DE2542
