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分離

用VerilogHDL實現(xiàn)基于FPGA的通用分頻器的設(shè)計

用VerilogHDL實現(xiàn)基于FPGA的通用分頻器的設(shè)計

標(biāo)簽： VerilogHDL FPGA 分頻器

上傳時間： 2015-01-02

上傳用戶：oooool
基于FPGA的小數(shù)分頻實現(xiàn)方法

基于FPGA的小數(shù)分頻實現(xiàn)方法

標(biāo)簽： FPGA 小數(shù)分頻實現(xiàn)方法

上傳時間： 2013-11-05

上傳用戶：feifei0302
差分線對的PCB設(shè)計要點

信號完整性是高速數(shù)字系統(tǒng)中要解決的一個首要問題之一，如何在高速PCB 設(shè)計過程中充分考慮信號完整性因素,并采取有效的控制措施,已經(jīng)成為當(dāng)今系統(tǒng)設(shè)計能否成功的關(guān)鍵。在這方面，差分線對具有很多優(yōu)勢，比如更高的比特率 ,更低的功耗 ,更好的噪聲性能和更穩(wěn)定的可靠性等。目前，差分線對在高速數(shù)字電路設(shè)計中的應(yīng)用越來越廣泛，電路中最關(guān)鍵的信號往往都要采用差分線對設(shè)計。介紹了差分線對在PCB 設(shè)計中的一些要點，并給出具體設(shè)計方案。

標(biāo)簽： PCB 差分線

上傳時間： 2013-10-26

上傳用戶：lps11188
差分信號PCB布局布線誤區(qū)

誤區(qū)一：認(rèn)為差分信號不需要地平面作為回流路徑，或者認(rèn)為差分走線彼此為對方提供回流途徑。造成這種誤區(qū)的原因是被表面現(xiàn)象迷惑，或者對高速信號傳輸?shù)臋C(jī)理認(rèn)識還不夠深入。雖然差分電路對于類似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑，其實在信號回流分析上，差分走線和普通的單端走線的機(jī)理是一致的，即高頻信號總是沿著電感最小的回路進(jìn)行回流，最大的區(qū)別在于差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強(qiáng)，那一種就成為主要的回流通路。

標(biāo)簽： PCB 差分信號布局布線

上傳時間： 2013-10-25

上傳用戶：zhaiyanzhong
差分阻抗

當(dāng)你認(rèn)為你已經(jīng)掌握了PCB 走線的特征阻抗Z0，緊接著一份數(shù)據(jù)手冊告訴你去設(shè)計一個特定的差分阻抗。令事情變得更困難的是，它說：“……因為兩根走線之間的耦合可以降低有效阻抗，使用50Ω的設(shè)計規(guī)則來得到一個大約80Ω的差分阻抗！”這的確讓人感到困惑！這篇文章向你展示什么是差分阻抗。除此之外，還討論了為什么是這樣，并且向你展示如何正確地計算它。單線：圖1(a)演示了一個典型的單根走線。其特征阻抗是Z0，其上流經(jīng)的電流為i。沿線任意一點的電壓為V=Z0*i（根據(jù)歐姆定律）。一般情況，線對：圖1(b)演示了一對走線。線1 具有特征阻抗Z11，與上文中Z0 一致，電流i1。線2具有類似的定義。當(dāng)我們將線2 向線1 靠近時，線2 上的電流開始以比例常數(shù)k 耦合到線1 上。類似地，線1 的電流i1 開始以同樣的比例常數(shù)耦合到線2 上。每根走線上任意一點的電壓，還是根據(jù)歐姆定律，

標(biāo)簽： 差分阻抗

上傳時間： 2013-11-10

上傳用戶：KSLYZ
pcb layout design(臺灣硬件工程師15年經(jīng)驗

PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設(shè)置處:Setup􀃆pads􀃆stacks

標(biāo)簽： layout design pcb 硬件工程師

上傳時間： 2013-11-17

上傳用戶：cjf0304
晶體管手冊（共分17類大集合）

晶體管手冊（共分17類大集合）所有晶體管的詳細(xì)參數(shù) 包括三極管，二極管，mos管等等

標(biāo)簽： 晶體管手冊分

上傳時間： 2013-12-09

上傳用戶：BIBI
E型熱電偶分度表

E型熱電偶分度表

標(biāo)簽： E型熱電偶分度表

上傳時間： 2013-10-12

上傳用戶：alibabamama
24分撲克牌游戲

24分撲克牌游戲

標(biāo)簽： 分

上傳時間： 2013-12-26

上傳用戶：l254587896
用對半分法計算f(x)=0

用對半分法計算f(x)=0

標(biāo)簽： 分計算

上傳時間： 2013-12-10

上傳用戶：小碼農(nóng)lz