現(xiàn)場(chǎng)可編程門陣列(FPGA)是一種現(xiàn)場(chǎng)可編程專用集成電路，它將門陣列的通用結(jié)構(gòu)與現(xiàn)場(chǎng)可編程的特性結(jié)合于一體，如今，F(xiàn)PGA系列器件已成為最受歡迎的器件之一。隨著FPGA器件的廣泛應(yīng)用，它在數(shù)字系統(tǒng)中的作用日益變得重要，它所要求的準(zhǔn)確性也變得更高。因此，對(duì)FPGA器件的故障測(cè)試和故障診斷方法進(jìn)行更全面的研究具有重要意義。隨著FPGA器件的迅速發(fā)展，F(xiàn)PGA的密度和復(fù)雜程度也越來越高，使大量的故障難以使用傳統(tǒng)方法進(jìn)行測(cè)試，所以人們把視線轉(zhuǎn)向了可測(cè)性設(shè)計(jì)(DFT)問題。可測(cè)性設(shè)計(jì)的提出為解決測(cè)試問題開辟了新的有效途徑，而邊界掃描測(cè)試方法是其中一個(gè)重要的技術(shù)。 本文對(duì)FPGA的故障模型及其測(cè)試技術(shù)和邊界掃描測(cè)試的相關(guān)理論與方法進(jìn)行了詳細(xì)的探討，給出了利用布爾矩陣?yán)碚摻⒌倪吔鐠呙铚y(cè)試過程的數(shù)學(xué)描述和數(shù)學(xué)模型。論文中首先討論邊界掃描測(cè)試中的測(cè)試優(yōu)化問題，總結(jié)解決兩類優(yōu)化問題的現(xiàn)有算法，分別對(duì)它們的優(yōu)缺點(diǎn)進(jìn)行了對(duì)比，進(jìn)而提出對(duì)兩種現(xiàn)有算法的改進(jìn)思想，并且比較了改進(jìn)前后優(yōu)化算法的性能。另外，本文還對(duì)FPGA連線資源中基于邊界掃描測(cè)試技術(shù)的自適應(yīng)完備診斷算法進(jìn)行了深入研究。在研究過程中，本文基于自適應(yīng)完備診斷的思想對(duì)原有自適應(yīng)診斷算法的性能進(jìn)行了分析，并將獨(dú)立測(cè)試集和測(cè)試矩陣的概念引入原有自適應(yīng)診斷算法中，使改進(jìn)后的優(yōu)化算法能夠簡(jiǎn)化原算法的實(shí)現(xiàn)過程，并實(shí)現(xiàn)完備診斷的目標(biāo)。最后利用測(cè)試仿真模型證明了優(yōu)化算法能夠更有效地實(shí)現(xiàn)完備診斷的目標(biāo)，在緊湊性指標(biāo)與測(cè)試復(fù)雜性方面比現(xiàn)在算法均有所改進(jìn)，實(shí)現(xiàn)了算法的優(yōu)化。
標(biāo)簽： FPGA 可測(cè)性設(shè)計(jì) 方法研究
上傳時(shí)間： 2013-06-30
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在工業(yè)控制領(lǐng)域，多種現(xiàn)場(chǎng)總線標(biāo)準(zhǔn)共存的局面從客觀上促進(jìn)了工業(yè)以太網(wǎng)技術(shù)的迅速發(fā)展，國(guó)際上已經(jīng)出現(xiàn)了HSE、Profinet、Modbus TCP/IP、Ethernet/IP、Ethernet Powerlink、EtherCAT等多種工業(yè)以太網(wǎng)協(xié)議。將傳統(tǒng)的商用以太網(wǎng)應(yīng)用于工業(yè)控制系統(tǒng)的現(xiàn)場(chǎng)設(shè)備層的最大障礙是以太網(wǎng)的非實(shí)時(shí)性，而實(shí)現(xiàn)現(xiàn)場(chǎng)設(shè)備間的高精度時(shí)鐘同步是保證以太網(wǎng)高實(shí)時(shí)性的前提和基礎(chǔ)。 IEEE 1588定義了一個(gè)能夠在測(cè)量和控制系統(tǒng)中實(shí)現(xiàn)高精度時(shí)鐘同步的協(xié)議——精確時(shí)間協(xié)議(Precision Time Protocol)。PTP協(xié)議集成了網(wǎng)絡(luò)通訊、局部計(jì)算和分布式對(duì)象等多項(xiàng)技術(shù)，適用于所有通過支持多播的局域網(wǎng)進(jìn)行通訊的分布式系統(tǒng)，特別適合于以太網(wǎng)，但不局限于以太網(wǎng)。PTP協(xié)議能夠使異質(zhì)系統(tǒng)中各類不同精確度、分辨率和穩(wěn)定性的時(shí)鐘同步起來，占用最少的網(wǎng)絡(luò)和局部計(jì)算資源，在最好情況下能達(dá)到系統(tǒng)級(jí)的亞微級(jí)的同步精度。 基于PC機(jī)軟件的時(shí)鐘同步方法，如NTP協(xié)議，由于其實(shí)現(xiàn)機(jī)理的限制，其同步精度最好只能達(dá)到毫秒級(jí)；基于嵌入式軟件的時(shí)鐘同步方法，將時(shí)鐘同步模塊放在操作系統(tǒng)的驅(qū)動(dòng)層，其同步精度能夠達(dá)到微秒級(jí)。現(xiàn)場(chǎng)設(shè)備間微秒級(jí)的同步精度雖然已經(jīng)能滿足大多數(shù)工業(yè)控制系統(tǒng)對(duì)設(shè)備時(shí)鐘同步的要求，但是對(duì)于運(yùn)動(dòng)控制等需求高精度定時(shí)的系統(tǒng)來說，這仍然不夠。基于嵌入式軟件的時(shí)鐘同步方法受限于操作系統(tǒng)中斷響應(yīng)延遲時(shí)間不一致、晶振頻率漂移等因素，很難達(dá)到亞微秒級(jí)的同步精度。 本文設(shè)計(jì)并實(shí)現(xiàn)了一種基于FPGA的時(shí)鐘同步方法，以IEEE 1588作為時(shí)鐘同步協(xié)議，以Ethernet作為底層通訊網(wǎng)絡(luò)，以嵌入式軟件形式實(shí)現(xiàn)TCP/IP通訊，以數(shù)字電路形式實(shí)現(xiàn)時(shí)鐘同步模塊。這種方法充分利用了FPGA的特點(diǎn)，通過準(zhǔn)確捕獲報(bào)文時(shí)間戳和動(dòng)態(tài)補(bǔ)償晶振頻率漂移等手段，相對(duì)于嵌入式軟件時(shí)鐘同步方法實(shí)現(xiàn)了更高精度的時(shí)鐘同步，并通過實(shí)驗(yàn)驗(yàn)證了在以集線器互連的10Mbps以太網(wǎng)上能夠達(dá)到亞微秒級(jí)的同步精度。
上傳時(shí)間： 2013-07-28
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Protues使用總線方式畫電路的方法 使用教程 適合初級(jí)新手
上傳時(shí)間： 2013-05-24
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教你如何在orcad設(shè)計(jì)原理圖怎樣在powerpcb中生成PCB的步驟及方法
標(biāo)簽： powerpcb orcad PCB 設(shè)計(jì)原理
上傳時(shí)間： 2013-07-05
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多層PCB電路板設(shè)計(jì)方法，詳盡的介紹了多層板的設(shè)計(jì)，圖文并茂。（PROTEL）
上傳時(shí)間： 2013-06-20
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原理圖和pcb圖的漢化 方法 PowerLogic漢化 PowerPCB漢化
上傳時(shí)間： 2013-06-12
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orcad轉(zhuǎn)pads格式文件的技術(shù)及實(shí)現(xiàn)方法
標(biāo)簽： orcad pads 格式文件 實(shí)現(xiàn)方法
上傳時(shí)間： 2013-04-24
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無字庫12864液晶的驅(qū)動(dòng)方法，手把手教你寫12864的液晶顯示
標(biāo)簽： 12864 無字庫 液晶 驅(qū)動(dòng)
上傳時(shí)間： 2013-06-07
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WINCC與S7200通訊方法2011年5月15日 16:10:58
上傳時(shí)間： 2013-07-18
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高性能ADC產(chǎn)品的出現(xiàn)，給混合信號(hào)測(cè)試領(lǐng)域帶來前所未有的挑戰(zhàn)。并行ADC測(cè)試方案實(shí)現(xiàn)了多個(gè)ADC測(cè)試過程的并行化和實(shí)時(shí)化，減少了單個(gè)ADC的平均測(cè)試時(shí)間，從而降低ADC測(cè)試成本。本文實(shí)現(xiàn)了基于FPGA的ADC并行測(cè)試方法。在閱讀相關(guān)文獻(xiàn)的基礎(chǔ)上，總結(jié)了常用ADC參數(shù)測(cè)試方法和測(cè)試流程。使用FPGA實(shí)現(xiàn)時(shí)域參數(shù)評(píng)估算法和頻域參數(shù)評(píng)估算法，并對(duì)2個(gè)ADC在不同樣本數(shù)條件下進(jìn)行并行測(cè)試。 本研究通過在FPGA內(nèi)部實(shí)現(xiàn)ADC測(cè)試時(shí)域算法和頻域算法相結(jié)合的方法來搭建測(cè)試系統(tǒng)，完成了音頻編解碼器WM8731L的控制模式接口、音頻數(shù)據(jù)接口、ADC測(cè)試時(shí)域算法和頻域算法的FPGA實(shí)現(xiàn)。整個(gè)測(cè)試系統(tǒng)使用Angilent33220A任意信號(hào)發(fā)生器提供模擬激勵(lì)信號(hào)，共用一個(gè)FPGA內(nèi)部實(shí)現(xiàn)的采樣時(shí)鐘控制模塊。并行測(cè)試系統(tǒng)將WM8731.L片內(nèi)的兩個(gè)獨(dú)立ADC的串行輸出數(shù)據(jù)分流成左右兩通道，并對(duì)其進(jìn)行串并轉(zhuǎn)換。然后對(duì)左右兩個(gè)通道分別配置一個(gè)FFT算法模塊和時(shí)域算法模塊，并行地實(shí)現(xiàn)了ADC參數(shù)的評(píng)估算法。在樣本數(shù)分別為128和4096的實(shí)驗(yàn)條件下，對(duì)WM8731L片內(nèi)2個(gè)被測(cè).ADC并行地進(jìn)行參數(shù)評(píng)估，被測(cè)參數(shù)包括增益GAIN、偏移量OFFSET、信噪比SNR、信號(hào)與噪聲諧波失真比SINAD、總諧波失真THD等5個(gè)常用參數(shù)。實(shí)驗(yàn)結(jié)果表明，通過在FPGA內(nèi)配置2個(gè)獨(dú)立的參數(shù)計(jì)算模塊，可并行地實(shí)現(xiàn)對(duì)2個(gè)相同ADC的參數(shù)評(píng)估，減小單個(gè)ADC的平均測(cè)試時(shí)間。FPGA片內(nèi)實(shí)時(shí)評(píng)估算法的實(shí)現(xiàn)節(jié)省了測(cè)試樣本傳輸至自動(dòng)測(cè)試機(jī)PC端的時(shí)間。而且只需將HDL代碼多次復(fù)制，就可實(shí)現(xiàn)多個(gè)被測(cè)ADC在同一時(shí)刻并行地被評(píng)估，配置靈活。基于FPGA的ADC并行測(cè)試方法易于實(shí)現(xiàn)，具有可行性，但由于噪聲的影響，測(cè)試精度有待進(jìn)一步提高。該方法可用于自動(dòng)測(cè)試機(jī)的混合信號(hào)選項(xiàng)卡或測(cè)試子系統(tǒng)。
標(biāo)簽： FPGA ADC 并行測(cè)試 方法研究
上傳時(shí)間： 2013-06-07
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