This application note covers the design considerations of a system using the performance features of the LogiCORE™ IP Advanced eXtensible Interface (AXI) Interconnect core. The design focuses on high system throughput through the AXI Interconnect core with F MAX and area optimizations in certain portions of the design. The design uses five AXI video direct memory access (VDMA) engines to simultaneously move 10 streams (five transmit video streams and five receive video streams), each in 1920 x 1080p format, 60 Hz refresh rate, and up to 32 data bits per pixel. Each VDMA is driven from a video test pattern generator (TPG) with a video timing controller (VTC) block to set up the necessary video timing signals. Data read by each AXI VDMA is sent to a common on-screen display (OSD) core capable of multiplexing or overlaying multiple video streams to a single output video stream. The output of the OSD core drives the DVI video display interface on the board. Performance monitor blocks are added to capture performance data. All 10 video streams moved by the AXI VDMA blocks are buffered through a shared DDR3 SDRAM memory and are controlled by a MicroBlaze™ processor. The reference system is targeted for the Virtex-6 XC6VLX240TFF1156-1 FPGA on the Xilinx® ML605 Rev D evaluation board
上傳時間： 2013-11-14
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WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點DSP算法實現方案： High-Level Implementation of Bit- and Cycle-Accurate Floating-Point DSP Algorithms with Xilinx FPGAs
上傳時間： 2013-11-07
上傳用戶：defghi010
一些應用利用 Xilinx FPGA 在每次啟動時可改變配置的能力，根據所需來改變 FPGA 的功能。Xilinx Platform Flash XCFxxP PROM 的設計修訂 (Design Revisioning) 功能，允許用戶在單個PROM 中將多種配置存儲為不同的修訂版本，從而簡化了 FPGA 配置更改。在 FPGA 內部加入少量的邏輯，用戶就能在 PROM 中存儲的多達四個不同的修訂版本之間進行動態切換。多重啟動或從多個設計修訂進行動態重新配置的能力，與 Spartan™-3E FPGA 和第三方并行 flashPROM 一起使用時所提供的 MultiBoot 選項相似。本應用指南將進一步說明 Platform Flash PROM 如何提供附加選項來增強配置失敗時的安全性，以及如何減少引腳數量和板面積。此外，Platform Flash PROM 還為用戶提供其他優勢：iMPACT 編程支持、單一供應商解決方案、低成本板設計和更快速的配置加載。本應用指南還詳細地介紹了一個包含 VHDL 源代碼的參考設計。
上傳時間： 2013-10-10
上傳用戶：jackgao
Xilinx 高性能 CPLD、FPGA 和配置 PROM 系列具備在系統可編程性、可靠的引腳鎖定以及JTAG 邊界掃描測試功能。此強大的功能組合允許設計人員在進行重大更改時，仍能保留原始的器件引腳，從而避免重組 PC 板。通過利用嵌入式控制器從板載 RAM 或 EPROM 對這些CPLD 和 FPGA 編程，設計人員可輕松升級、修改和測試設計，即使在現場也是如此。
上傳時間： 2014-08-10
上傳用戶：sc965382896
FPGA 設計不再像過去一樣只是作為“膠連邏輯 (Gluelogic)”了，由于其復雜度逐年增加，通常還會集成極富挑戰性的 IP 核，如 PCI Express® 核等。新型設計中的復雜模塊即便不作任何改變也會在滿足 QoR(qualityof-result) 要求方面遇到一些困難。保留這些模塊的時序非常耗時，既讓人感到頭疼，往往還徒勞無功。設計保存流程可以幫助客戶解決這一難題，既可以讓他們滿足設計中關鍵模塊的時序要求，又能在今后重用實現的結果，從而顯著減少時序收斂過程中的運行次數。
上傳時間： 2013-11-04
上傳用戶：hui626493
針對傳統集成電路（ASIC）功能固定、升級困難等缺點，利用FPGA實現了擴頻通信芯片STEL-2000A的核心功能。使用ISE提供的DDS IP核實現NCO模塊，在下變頻模塊調用了硬核乘法器并引入CIC濾波器進行低通濾波，給出了DQPSK解調的原理和實現方法，推導出一種簡便的引入?仔/4固定相移的實現方法。采用模塊化的設計方法使用VHDL語言編寫出源程序，在Virtex-II Pro 開發板上成功實現了整個系統。測試結果表明該系統正確實現了STEL-2000A的核心功能。 Abstract: To overcome drawbacks of ASIC such as fixed functionality and upgrade difficulty, FPGA was used to realize the core functions of STEL-2000A. This paper used the DDS IP core provided by ISE to realize the NCO module, called hard core multiplier and implemented CIC filter in the down converter, described the principle and implementation detail of the demodulation of DQPSK, and derived a simple method to introduce a fixed phase shift of ?仔/4. The VHDL source code was designed by modularity method , and the complete system was successfully implemented on Virtex-II Pro development board. Test results indicate that this system successfully realize the core function of the STEL-2000A.
上傳時間： 2013-11-06
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UG157 - LogiCORE™ IP Initiator/Target v3.1 for PCI™ 入門指南
上傳時間： 2013-11-06
上傳用戶：ewtrwrtwe
基于三星公司的ARM11芯片S3c6410和可剪裁可移植的Linux操作系統，搭配51單片機構建嵌入式Web服務器，實現對電網的監控。該系統可實現多路電網欠壓、過壓狀態的判定，并實時地采集環境畫面和溫度，采用TCP/IP通信協議連接到遠程計算機上，實現了在遠程計算機利用Web頁面的方式動態顯示電網狀態、溫度和環境畫面等信息的功能。
上傳時間： 2014-12-29
上傳用戶：Altman
介紹IP等級的結構及用法
標簽： IP防護等級
上傳時間： 2013-11-08
上傳用戶：huxiao341000
手機利用電腦wifi上網教程
上傳時間： 2014-12-29
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