FPGA 設(shè)計不再像過去一樣只是作為“膠連邏輯 (Gluelogic)”了，由于其復(fù)雜度逐年增加，通常還會集成極富挑戰(zhàn)性的 IP 核，如 PCI Express® 核等。新型設(shè)計中的復(fù)雜模塊即便不作任何改變也會在滿足 QoR(qualityof-result) 要求方面遇到一些困難。保留這些模塊的時序非常耗時，既讓人感到頭疼，往往還徒勞無功。設(shè)計保存流程可以幫助客戶解決這一難題，既可以讓他們滿足設(shè)計中關(guān)鍵模塊的時序要求，又能在今后重用實現(xiàn)的結(jié)果，從而顯著減少時序收斂過程中的運行次數(shù)。
上傳時間： 2013-11-20
上傳用戶：invtnewer
針對傳統(tǒng)集成電路（ASIC）功能固定、升級困難等缺點，利用FPGA實現(xiàn)了擴頻通信芯片STEL-2000A的核心功能。使用ISE提供的DDS IP核實現(xiàn)NCO模塊，在下變頻模塊調(diào)用了硬核乘法器并引入CIC濾波器進(jìn)行低通濾波，給出了DQPSK解調(diào)的原理和實現(xiàn)方法，推導(dǎo)出一種簡便的引入?仔/4固定相移的實現(xiàn)方法。采用模塊化的設(shè)計方法使用VHDL語言編寫出源程序，在Virtex-II Pro 開發(fā)板上成功實現(xiàn)了整個系統(tǒng)。測試結(jié)果表明該系統(tǒng)正確實現(xiàn)了STEL-2000A的核心功能。 Abstract: To overcome drawbacks of ASIC such as fixed functionality and upgrade difficulty, FPGA was used to realize the core functions of STEL-2000A. This paper used the DDS IP core provided by ISE to realize the NCO module, called hard core multiplier and implemented CIC filter in the down converter, described the principle and implementation detail of the demodulation of DQPSK, and derived a simple method to introduce a fixed phase shift of ?仔/4. The VHDL source code was designed by modularity method , and the complete system was successfully implemented on Virtex-II Pro development board. Test results indicate that this system successfully realize the core function of the STEL-2000A.
上傳時間： 2013-11-19
上傳用戶：neu_liyan
UG157 - LogiCORE™ IP Initiator/Target v3.1 for PCI™ 入門指南
標(biāo)簽： Initiator LogiCORE 157 UG
上傳時間： 2013-10-13
上傳用戶：heheh
介紹了基于Matlab/RTW（Real-time Workshop）和RTX（Real-time extension）構(gòu)建實時仿真系統(tǒng)的方法；針對基于RTX的實時仿真系統(tǒng)不能直接進(jìn)行在線調(diào)參的不足，提出了一種利用C API（C文件應(yīng)用程序接口）實現(xiàn)在線調(diào)參的方法。經(jīng)過實驗證明，此仿真系統(tǒng)不僅具有很強的實時性，并且擁有良好的人機交互能力；另外，在線調(diào)參功能的實現(xiàn)使仿真試驗的效率得到了大大的提高，而且還可以作為一種故障注入方法來考察模型的容錯能力，是基于RTX實時仿真系統(tǒng)的一大改良。
標(biāo)簽： API RTX 實時仿真系統(tǒng)
上傳時間： 2014-03-20
上傳用戶：lizhizheng88
論文以Altera公司的Cyclone II系列EP2CSQ208為核心芯片，構(gòu)建基于FPGA的SOPC嵌入式硬件平臺，并以此平臺為基礎(chǔ)深入研究SOPC嵌入式系統(tǒng)的硬件設(shè)計和軟件開發(fā)方法，詳細(xì)測試和驗證系統(tǒng)存儲模塊和外圍模塊。同時以嵌入式處理器IP核NioslI為核心，設(shè)計出基于NioslI的視覺控制軟件。在應(yīng)用中引入pc／os．II實時操作系統(tǒng)，介紹了實時操作系統(tǒng)I_tc／OS．II的相關(guān)概念和移植方法，設(shè)計了相關(guān)底層軟件及軌跡圖像識別算法，將具體應(yīng)用程序劃分成多個任務(wù)，最終實現(xiàn)了視覺圖像的實時處理及小車的實時控制。 在本設(shè)計中，圖像采集部分利用SAA7111A視頻解碼芯片完成視頻信號的采集，利用FPGA完成復(fù)雜高速的邏輯控制及時序設(shè)計，將采集的數(shù)字視頻信號存儲在外擴存儲器SRAM中，以供后續(xù)圖像處理。 在構(gòu)建NioslI CPU時，自定制了SRAM控制器、irda紅外接口、OC i2c接口、PWM接口和VGA顯示接口等相關(guān)外設(shè)組件，提供了必要的人機及控制接口，方便系統(tǒng)的控制及調(diào)試。
標(biāo)簽： 嵌入式機器視覺 控制系統(tǒng)
上傳時間： 2013-11-13
上傳用戶：chenhr
該文介紹了一種電離層垂測儀的設(shè)計方法，分析了發(fā)射信號的選擇要求，給出了實際電路模塊。系統(tǒng)利用FPGA的 IP核DDS產(chǎn)生正弦載波信號，經(jīng)巴克碼調(diào)相后，通過DAC和功放產(chǎn)生發(fā)射信號；接收機采用射頻開關(guān)和直接ADC采樣技術(shù)采集回波信號，避免了模擬正交解調(diào)時相位不平衡產(chǎn)生的問題。通過外場實驗驗證，表明該設(shè)計是切實可行，具有較好的實用價值。
標(biāo)簽： 相位編碼 電離層 垂測儀 系統(tǒng)設(shè)計
上傳時間： 2013-10-26
上傳用戶：tdyoung
這個應(yīng)用筆記說明如何利用可以作為電流/電壓源并測量電流和電壓的單一儀器來配置生產(chǎn)測試系統(tǒng)。2400系列數(shù)字源表就可以提供這種能力，它包括2400型數(shù)字源表、2410型高壓數(shù)字源表以及2420型大電流數(shù)字源表。本文還對二極管三個主要參數(shù)測試進(jìn)行了說明，并對測試系統(tǒng)和IEEE-488總線操作進(jìn)行了介紹。
標(biāo)簽： 2400 數(shù)字源表 二極管 測試
上傳時間： 2013-11-24
上傳用戶：eastimage
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個文件對我們比較有用，假設(shè)生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調(diào)用了 xilinx 行為模型庫的模塊，仿真時該文件也要加入工程。（在 ISE中點中該核，在對應(yīng)的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
上傳時間： 2013-11-02
上傳用戶：誰偷了我的麥兜
訪問TCP/IP協(xié)議棧的vxd例子
上傳時間： 2015-01-03
上傳用戶：chenjjer
利用IE接口分析HTML文件
上傳時間： 2014-01-01
上傳用戶：kr770906
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