用VHDL語言描述AD0809芯片，實(shí)現(xiàn)AD0809的功能
上傳時(shí)間： 2016-12-19
上傳用戶：731140412
本文首先利用頂級活動(dòng)關(guān)系圖對應(yīng)用程序高層活動(dòng)進(jìn)行描述，這樣可使讀者對應(yīng)用程序活動(dòng)建立概括性了解，然后，以圖文結(jié)合的方式詳細(xì)講解應(yīng)用程序提供的功能。
標(biāo)簽： 應(yīng)用程序
上傳時(shí)間： 2016-12-19
上傳用戶：BOBOniu
描述了24小時(shí)計(jì)時(shí)的數(shù)字鐘，同時(shí)具有分秒計(jì)時(shí)的功能
標(biāo)簽： 計(jì)時(shí) 數(shù)字
上傳時(shí)間： 2016-12-21
上傳用戶：l254587896
DCDL:分布式控制描述語言，能以語言的方式完成對并發(fā)、進(jìn)程間通信與同步和容錯(cuò)這3個(gè)基本功能的無二義的表達(dá)能力
上傳時(shí)間： 2017-01-12
上傳用戶：zq70996813
統(tǒng)計(jì)分析軟件課程設(shè)計(jì)是專業(yè)必修的實(shí)踐教學(xué)課程。通過課程設(shè)計(jì)使學(xué)生系統(tǒng)地了解SAS軟件的基本統(tǒng)計(jì)分析功能和操作編程方法，掌握描述統(tǒng)計(jì)、假設(shè)檢驗(yàn)、回歸分析和方差分析等統(tǒng)計(jì)方法，并將此方法運(yùn)用于社會(huì)經(jīng)濟(jì)問題的管理、決策及因素分析中。使學(xué)生了解當(dāng)前統(tǒng)計(jì)方法應(yīng)用的前沿和熱點(diǎn)問題。
標(biāo)簽： SAS 統(tǒng)計(jì)分析 軟件 實(shí)踐教學(xué)
上傳時(shí)間： 2017-01-14
上傳用戶：ynsnjs
用vhdl語句描述4位等值比較器，4選1多路選擇器，8位奇偶校驗(yàn)電路功能
上傳時(shí)間： 2014-01-15
上傳用戶：FreeSky
程序描述：使用Cypress的Cy7C68013A芯片進(jìn)行設(shè)計(jì)，實(shí)現(xiàn)USB鍵盤輸入的功能。 安裝：把源碼拷貝到硬盤特定目錄下，使用Keil C編譯器運(yùn)行即可。 注意：可以首先使用Cypress的調(diào)試工具進(jìn)行固件程序的調(diào)試，以確保固件程序的正確性
標(biāo)簽： Cypress 68013A C68013 68013
上傳時(shí)間： 2017-01-17
上傳用戶：chfanjiang
這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫的采用結(jié)構(gòu)化描述的一個(gè)七人表決器，通過獨(dú)特的3次映射一位全加器的方法從而實(shí)現(xiàn)七人表決器的功能，與網(wǎng)絡(luò)上任何其他的七人表決器源碼決無雷同。
標(biāo)簽： ISP 編程實(shí)驗(yàn) 獨(dú)立 編寫
上傳時(shí)間： 2017-01-19
上傳用戶：huyiming139
這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫的采用結(jié)構(gòu)化描述的四位全加器，通過四次映射一位全加器的方式實(shí)現(xiàn)了四位全加器的功能，并附有數(shù)碼顯示模塊，將全加器的運(yùn)算結(jié)果輸出到數(shù)碼管顯示。
標(biāo)簽： ISP 編程實(shí)驗(yàn) 獨(dú)立 全加器
上傳時(shí)間： 2017-01-19
上傳用戶：1583060504
2選1多路選擇器的VHDL完整描述，即可以直接綜合出實(shí)現(xiàn)相應(yīng)功能的邏輯電路及其功能器件。圖6-1是此描述對應(yīng)的邏輯圖或者器件圖
上傳時(shí)間： 2017-01-24
上傳用戶：源弋弋
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
