<delect id="iu6sy"></delect> 本文對TCN中的MVB技術進行了研究，并在深入了解MVB的通信機制的基礎上，提出了采用FPGA替代MVB控制器專用芯片的解決方法。根據TCN協(xié)議，連接在MVB上的設備可以分為5類，其中1類設備可以在不需要CPU的基礎上實現自動通信，最為常用。本設計的目的就是采用FPGA替代MVB1類設備控制器。 文章采用自頂向下的模塊化設計方法，根據MVB1類設備控制器要實現的功能，將設計劃分為3個模塊：發(fā)送模塊、接收模塊和MVB1類模式控制模塊。其中發(fā)送模塊又劃分為位控制單元、CRC生成單元、FIFO單元和曼徹斯特編碼單元等。接收模塊又劃分為幀起始檢測單元、時鐘恢復單元、幀分界符檢測單元、數據譯碼單元、CRC校驗單元、譯碼控制單元和長度錯誤檢測單元等。MVB1類模式控制模塊又劃分為報文錯誤處理單元、主幀寄存器單元、TM控制單元和主控單元等。上述各模塊的RTL級設計都是采用硬件描述語言Verilog實現的。
上傳時間： 2013-07-21
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特色在于為之量身定制了一款多功能調試軟件，不僅含有串口調試功能、而且該軟件強大之處支持USB數據收發(fā)、網絡數據收發(fā)、51/AVR單片機波特率計算、數碼管字型碼生成、進制轉換、點陣生成、校驗值(奇偶校驗/校驗和/CRC冗余循環(huán)校驗)/BMP轉16進制、服務器、在線更新等功能。
上傳時間： 2013-06-17
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由于信道中存在干擾,數字信號在信道中傳輸的過程中會產生誤碼.為了提高通信質量,保證通信的正確性和可靠性,通常采用差錯控制的方法來糾正傳輸過程中的錯誤.本文的目的就是研究如何通過差錯控制的方法以提高通信質量,保證傳輸的正確性和可靠性.重點研究一種信道編解碼的算法和邏輯電路的實現方法,并在硬件上驗證,利用碼流傳輸的測試方法,對設計進行測試.在以上的研究基礎之上,橫向擴展和課題相關問題的研究,包括FPGA實現和高速硬件電路設計等方面的研究. 糾錯碼技術是一種通過增加一定的冗余信息來提高信息傳輸可靠性的有效方法.RS碼是一種典型的糾錯碼,在線性分組碼中,它具有最強的糾錯能力,既能糾正隨機錯誤,也能糾正突發(fā)錯誤.在深空通信,移動通信以及數字視頻廣播等系統(tǒng)中具有廣泛的應用,隨著RS編碼和解碼算法的改進和相關的硬件實現技術的發(fā)展,RS碼在實際中的應用也將更加廣泛. 在研究中,對所研究的問題進行分解,集中精力研究課題中的重點和難點,在各個模塊成功實現的基礎上,成功的進行系統(tǒng)組合,協(xié)調各個模塊穩(wěn)定的工作. 在本文中的EDA設計中,使用了自頂向下的設計方法,編解碼算法每一個子模塊分開進行設計,最后在頂層進行元件例化,正確實現了編碼和解碼的功能. 本文首先介紹相關的數字通信背景；接著提出糾錯碼的設計方案,介紹RS(31,15)碼的編譯碼算法和邏輯電路的實現方法,RTL代碼編寫和邏輯仿真以及時序仿真,并討論了FPGA設計的一般性準則以及高速數字電路設計的一些常用方法和注意事項；最后設計基于FPGA的硬件電路平臺,并利用靜態(tài)和動態(tài)的方法對編解碼算法進行測試. 通過對編碼和解碼算法的充分理解,本人使用Verilog HDL語言對算法進行了RTL描述,在Altera公司Cyclone系列FPGA平臺上面實現了編碼和解碼算法. 其中,編碼的最高工作頻率達到158MHz,解碼的最高工作頻率達到91MHz.在進行硬件調試的時候,整個系統(tǒng)工作在30MHz的時鐘頻率下,通過了硬件上的靜態(tài)測試和動態(tài)測試,并能夠正確實現預期的糾錯功能.
上傳時間： 2013-07-01
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JPEG2000是由ISO/ITU-T組織下的IECJTC1/SC29/WG1小組制定的下一代靜止圖像壓縮標準，其優(yōu)良的壓縮特性使得它將具有廣泛的應用領域。JPEG2000算法非常復雜，圖像編碼過程占用了大量的處理器時間開銷和內存開銷，因而通過對JPEG2000算法進行優(yōu)化并采用硬件電路來實現JPEG2000標準的部分或全部內容，對加快編碼速度從而擴展其應用領域有重要的意義。 本文的研究主要包括兩方面的內容，其一是JPEG2000算術編碼器算法的研究與硬件設計，其二是JPEG2000碼率控制算法的研究與優(yōu)化算法的設計。在研究算術編碼器過程中，首先研究了JPEG2000中基于上下文的MQ算術編碼器的編碼原理和編碼流程，之后采用有限狀態(tài)機和二級流水線技術，并在不影響關鍵路徑的情況下通過對算術編碼步驟優(yōu)化采用硬件描述語言對算術編碼器進行了設計，并通過了功能仿真與綜合。實驗證明該設計不但編碼速度快，而且流水線短，硬件設計的復雜度低且易于控制。 在研究碼率控制算法過程中，首先結合率失真理論建立了算法的數學模型，并驗證了該算法的有效性，之后深入分析了該數學模型的實現流程，找出影響算法效率的關鍵路徑。在對算法優(yōu)化時采用黃金分割點算法代替原來的二分查找法，并使用了碼塊R-D斜率最值記憶和碼率誤差控制算法。實驗證明，采用優(yōu)化算法在增加少量系統(tǒng)資源的情況下使得計算效率提高了60％以上。之后，分析了率失真理論與JPEG2000中PCRD-opt算法的具體實現，又提出了一種失真更低的比特分配方案，即按照“失真/碼長”值從大到小通道編碼順序進行編碼，通過對該算法的仿真驗證，得出在固定碼率條件下新算法將產生更少的失真。
上傳時間： 2013-07-13
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JPEG2000是新一代的靜態(tài)圖像壓縮標準，它相比JPEG有很多新的特性，如漸進傳輸和感興趣區(qū)域編碼等，因而它具有廣闊的應用前景，特別是在數碼相機、PDA等便攜式設備中。 JPEG2000的核心主要包括小波變換和基于最優(yōu)化截斷點的嵌入式塊編碼(EBCOT)算法，其計算復雜度遠遠高于JPEG，完全采用軟件方案實現將會占用大量的處理器時間和內存開銷，而且速度較慢，實時處理的能力較差。為了推廣JPEG2000在便攜式產品、消費類電子產品中的應用，打開巨大的潛在市場，研究硬件實現的算法實時處理方案具有重要的應用價值。 EBCOT算法是一個兩層的編碼引擎，其中的上下文編碼的運算量約占到總運算量的50％，是提高編碼速度的關鍵算法之一。由于上下文編碼大部分都是邏輯運算，沒有復雜的數學運算，但邏輯控制流程復雜繁瑣，對存儲器訪問頻繁，采用DSP或者其他的通用處理器通過指令控制實現該算法，未能顯著提高編碼速度。本文采用FPGA芯片，以電路邏輯的方式來實現該算法并進行優(yōu)化，在研究和分析了上下文編碼算法運算特點的基礎上，設計了列判斷和交錯存儲相結合的硬件實現方案，并采用硬件描述語言Verilog在寄存器傳輸級描述了相應的硬件電路。通過功能仿真和邏輯綜合后，所獲得的上下文編碼模塊最大時鐘頻率為101MHz，且能在130ms內完成對一幅512×512灰度圖像的編碼，性能比Jasper軟件中的實現方案提高了75％。 JPEG2000的一個重要特性是其具有漸進傳輸的能力，而碼流組織是獲得漸進傳輸特性的技術關鍵。碼流組織通過在輸出碼流中安排數據包的先后順序來實現漸進傳輸的目的。本文對JPEG2000中實現漸進傳輸的機制進行了分析，并研究了碼流組織的算法實現。 為了對JPEG2000算法實現進行驗證，本文設計了基于FPGA和ARM的驗證實驗平臺，其中FPGA主要完成算法中運算量較大的小波變換、上下文編碼和算術編碼，而ARM處理器則完成碼流組織、數據打包以及和PC機的通信。本文在該平臺上對所設計的上下文編碼算法和碼流組織模塊的設計進行了驗證，實驗結果表明本文設計的算法模塊功能正確，并在一定程度上提高了編碼速度。
上傳時間： 2013-04-24
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FPGA器件在通信、消費類電子等領域應用越來越廣泛，隨著FPGA規(guī)模的增大、功能的加強對時鐘的要求也越來越高。在FPGA中嵌入時鐘發(fā)生器對解決該問題是一個不錯的選擇。本論文首先，描述并分析了電荷泵鎖相環(huán)時鐘發(fā)生器的體系結構、組成單元及各單元的非理想特性；然后討論并分析了電荷泵鎖相環(huán)的小信號特性和瞬態(tài)特性；并給出了電荷泵鎖相環(huán)器件參數的計算表達式。其次，研究了環(huán)形振蕩器和鎖相環(huán)的相位噪聲特性。由于噪聲性能是時鐘發(fā)生器設計中的關鍵指標，本工作對此進行了較為詳細的分析。相位噪聲和抖動是衡量時鐘信號的兩個主要指標。文中從理論上推導了一階鎖相環(huán)的噪聲特性，并建立了由噪聲分析抖動和由抖動分析噪聲的解析表達式關系，并討論了環(huán)路低噪聲設計的基本原則。在前面討論和分析的基礎上，利用Hynix0.35umCMOS工藝設計了200MHz電荷泵鎖相環(huán)時鐘發(fā)生器，并進行了仿真。設計中環(huán)形振蕩器的延遲單元采用replica偏置結構，把延遲單元輸出擺幅限定在確定范圍，尾電流源采用cascode結構，增強電路對電源和襯底噪聲的抑制作用。通過增加限流管，改善電荷泵中的開關的非理想特性。
上傳時間： 2013-04-24
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視頻目標識別與跟蹤技術是當今世界重要的研究課題,它涉及圖像處理、自動控制、計算機應用等學科,該文主要論述該項目的具體實現及相關理論分析,重點在于該系統(tǒng)的硬件模塊實現及分析.該系統(tǒng)的硬件模塊是典型的高速數字電路,這也是當今世界電路設計的一大熱點.同時,該系統(tǒng)的硬件模塊不同于傳統(tǒng)的模擬、數字電路.嚴格的說它是基于可編程芯片的系統(tǒng)(System On Programmable Chip).它與傳統(tǒng)電路的最大不同在于,硬件模塊本身不具備任何功能,但該硬件模塊可以與相應的軟件結合(此處,我們將FPGA中的可編程指令也廣義的歸入軟件范疇),實現相應的功能.換言之,該硬件模塊通過換用其他軟件,可以實現其他功能.所以從這個意義上講,我們也可以將其稱為基于可編程芯片的通用平臺系統(tǒng)(General System On Programmable Chip).此外,該文還對該系統(tǒng)進行了嘗試性的層狀結構描述,這種描述同樣適用于其它IT目的或電子系統(tǒng).
上傳時間： 2013-04-24
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MPEG-4是目前非常流行的視頻壓縮標準,基于MPEG-4的視頻處理系統(tǒng)有兩種體系結構:可編程結構和專用結構.可編程結構靈活,適用范圍廣,易于升級,但電路復雜,電路功耗大.專用視頻編解碼器結構硬件開銷小,處理速度高.該文主要研究專用的MPEG-4視頻編解碼芯片設計方法.目前市場上MPEG-4視頻編解碼芯片主要是Simple Profile級別的,而我們設計的芯片要實現Advanced Simple Profile級別.該文采用了一種基于大規(guī)模FPGA的軟硬件相結的芯片設計方案,我們設計了基于FPGA的MPEG-4芯片設計開發(fā)平臺,完成算法的硬件仿真與測試.論文圍繞基于FPGA的MPEG-4芯片開發(fā)系統(tǒng)設計,分為兩個部分.第一部分介紹了目前國內外實現MPEG-4視頻處理系統(tǒng)的主要方法和應用,概述了國際上MPEG-4視頻編解碼芯片設計的一般方法及其發(fā)展趨勢,詳細描述了我們的基于FPGA的MPEG-4編解碼芯片開發(fā)系統(tǒng)的結構.第二部分重點講述了基于FPGA的MPEG-4芯片開發(fā)系統(tǒng)各個電路模塊的設計,包括電源模塊、FPGA配置模塊、時鐘生成模塊、視頻輸入/輸出模塊、RS232串口模塊、以太網接口模塊、USB接口模塊等.同時也介紹了I
標簽： MPEG4 FPGA 編解碼芯片 開發(fā)系統(tǒng)
上傳時間： 2013-06-15
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隨著半導體技術與數字集成電路(微處理器、存貯器以及標準邏輯門電路等)技術的迅速發(fā)展，特別是隨著計算機技術的發(fā)展，在工業(yè)生產和科學技術研究的各行各業(yè)中，人們利用PC機的強大處理功能代替?zhèn)鹘y(tǒng)儀器的某些部件，開發(fā)出各種測量儀器(虛擬儀器)，傳統(tǒng)儀器的數字邏輯部分多是采用分立集成電路(IC)組成，分立IC愈多，給系統(tǒng)的電路設計、調試及維護帶來諸多不便。而隨著EDA技術的飛速發(fā)展，大規(guī)模可編程邏輯芯片CPLD / FPGA應運而生。這類芯片可以替代幾十甚至上百塊通用IC芯片，而且，因其可用硬件描述語言進行芯片設計、支持在線編程和在系統(tǒng)編程等優(yōu)點而備受青睞。本課題主要是用FPGA實現一個驗證平臺。用于SOC及IPCore的驗證。用FPGA系統(tǒng)驗證板實現在實際硬件環(huán)境中的驗證可以彌補ASIC 設計流程中仿真的不足, 通過該驗證也可以加快ASIC設計且降低由于邏輯問題所造成ASIC 開發(fā)中的成本損耗。本文首先介紹了EDA技術的發(fā)展，然后介紹了FPGA，SOC,和IPCore的一些基本概念，分析了FPGA在現代集成電路設計領域的一些應用。最后，具體設計了一塊用設計驗證的開發(fā)板，并討論了其設計結構，流程及驗證方法。
上傳時間： 2013-05-16
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隨著電子技術和EDA技術的發(fā)展,大規(guī)模可編程邏輯器件PLD(Programmable Logic Device)、現場可編程門陣列FPGA(Field Programmable Gates Array)完全可以取代大規(guī)模集成電路芯片,實現計算機可編程接口芯片的功能,并可將若干接口電路的功能集成到一片PLD或FPGA中.基于大規(guī)模PLD或FPGA的計算機接口電路不僅具有集成度高、體積小和功耗低等優(yōu)點,而且還具有獨特的用戶可編程能力,從而實現計算機系統(tǒng)的功能重構.該課題以Altera公司FPGA(FLEX10K)系列產品為載體,在MAX+PLUSⅡ開發(fā)環(huán)境下采用VHDL語言,設計并實現了計算機可編程并行接芯片8255的功能.設計采用VHDL的結構描述風格,依據芯片功能將系統(tǒng)劃分為內核和外圍邏輯兩大模塊,其中內核模塊又分為RORT A、RORT B、OROT C和Control模塊,每個底層模塊采用RTL(Registers Transfer Language)級描述,整體生成采用MAX+PLUSⅡ的圖形輸入法.通過波形仿真、下載芯片的測試,完成了計算機可編程并行接芯片8255的功能.
上傳時間： 2013-06-08
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