大規(guī)模可編程邏輯器件CPLD和FPGA是當(dāng)今應(yīng)用最廣泛的兩類可編程專用集成電路(ASIC),電子設(shè)計(jì)工程師用它可以在辦公室或?qū)嶒?yàn)室里設(shè)計(jì)出所需的專用集成電路,從而大大縮短了產(chǎn)品上市時(shí)間,降低了開發(fā)成本.此外,可編程邏輯器件還具有靜態(tài)可重復(fù)編程和動態(tài)系統(tǒng)重構(gòu)的特性,使得硬件的功能可以象軟件一樣通過編程來修改,這樣就極大地提高了電子系統(tǒng)設(shè)計(jì)的靈活性和通用性.該設(shè)計(jì)完成了在一片可編程邏輯器件上開發(fā)簡易計(jì)算機(jī)的設(shè)計(jì)任務(wù),將單片機(jī)與單片機(jī)外圍電路集成化,能夠輸入指令、執(zhí)行指令、輸出結(jié)果,具有在電子系統(tǒng)中應(yīng)用的普遍意義,另外,也可以用于計(jì)算機(jī)組成原理的教學(xué)試驗(yàn).該文第一章簡要介紹了可編程ASIC和EDA技術(shù)的歷史、現(xiàn)狀、未來并對本課題作了簡要陳述.第二章在芯片設(shè)計(jì)的兩種輸入法即原理圖輸入法和HDL輸入法之間做出比較,決定選用HDL輸入法.第三章描述了具體的設(shè)計(jì)過程和設(shè)計(jì)手段,首先將簡易計(jì)算機(jī)劃分為運(yùn)算器、CPU控制器、存儲器、鍵盤接口和顯示接口以及系統(tǒng)控制器,然后再往下分為下層子模塊.輸入法的語言使用的是Verilog HDL,鑒于篇幅所限,源代碼部分不在論文之中.第四章對設(shè)計(jì)的綜合與實(shí)現(xiàn)做了總結(jié),給出了時(shí)序仿真波形圖.該文針對FPGA和RISC這兩大課題,對RISC在FPGA上的實(shí)現(xiàn)進(jìn)行了初淺的探索與嘗試.從計(jì)算機(jī)體系結(jié)構(gòu)入手,剖析了精簡指令集計(jì)算機(jī)的原理,通過該設(shè)計(jì)的實(shí)踐對ASIC和EDA的設(shè)計(jì)潛力有了更進(jìn)一步的領(lǐng)悟.
標(biāo)簽： FPGA 指令集 計(jì)算機(jī)
上傳時(shí)間： 2013-05-21
上傳用戶：hewenzhi
隨著電子技術(shù)和信息技術(shù)的發(fā)展，可編程邏輯器件的應(yīng)用領(lǐng)域越來越寬。可編程SoC設(shè)計(jì)已成為SoC設(shè)計(jì)的新方法。論文介紹了可編程邏輯器件的設(shè)計(jì)方法和開發(fā)技術(shù)，并用硬件描述語言和FPGA／CPLD設(shè)計(jì)技術(shù)，探索和研究了基于FPGA的RISCMCU的設(shè)計(jì)與實(shí)現(xiàn)過程。 論文參照Mircochip公司的PICl6C5X單片機(jī)的體系結(jié)構(gòu)，設(shè)計(jì)了8位RISCMCU。該嵌入式MCU設(shè)計(jì)采用了自頂向下的設(shè)計(jì)方法和模塊化設(shè)計(jì)思想。MCU總體結(jié)構(gòu)設(shè)計(jì)劃分控制模塊、ALU模塊、存儲模塊三大模塊。然后，對各模塊的具體技術(shù)實(shí)現(xiàn)細(xì)節(jié)分別進(jìn)行了闡述。論文中設(shè)計(jì)的MCU能實(shí)現(xiàn)PICl6C5X單片機(jī)33條指令中除OPTION、CLRWDT、SLEEP和TRIS四條指令以外的其余29條指令的功能，但應(yīng)用是基于FPGA的，能與其他外設(shè)IP方便的結(jié)合在一起使用，比ASIC的PICl6C57X的應(yīng)用更具靈活性。 軟件仿真和硬件驗(yàn)證表明：所設(shè)計(jì)的嵌入式MCU在各方面均達(dá)到了一定的性能指標(biāo)，在Altera公司ACEX1K系列的EPlK30TCl44-3器件上的工作頻率達(dá)21.88MHz。這些為自主設(shè)計(jì)R／SCMCU的IP核提供了值得借鑒的探索成果和設(shè)計(jì)思路，在通用控制領(lǐng)域也有一定的實(shí)用價(jià)值。 此外，論文中還介紹了三相SPWM控制模塊的設(shè)計(jì)，該模塊具有死區(qū)時(shí)間和載波比任意可調(diào)的特點(diǎn)，可以單獨(dú)應(yīng)用，也可以作為MCU的外設(shè)子模塊應(yīng)用。
標(biāo)簽： FPGA MCU 嵌入式 應(yīng)用研究
上傳時(shí)間： 2013-07-16
上傳用戶：熊少鋒
隨著星載電子系統(tǒng)復(fù)雜度、小型化需求的提高，SoC已經(jīng)成為應(yīng)對未來星載電子系統(tǒng)設(shè)計(jì)需求的解決途徑。為了簡化設(shè)計(jì)流程并且提高部件的可重用性，在目前的SoC設(shè)計(jì)中引入了稱之為平臺的體系結(jié)構(gòu)模板，用它來描述采用已有的標(biāo)準(zhǔn)核來開發(fā)SoC的方法。在星載電子系統(tǒng)中常用部件的分類設(shè)計(jì)，最終建立一個(gè)包括多種功能部件，互連部件和處理部件的設(shè)計(jì)平臺，從而有效的提高星載電子系統(tǒng)的設(shè)計(jì)能力。在當(dāng)前NASA和ESA的空間應(yīng)用中，PCI總線廣泛作為背板總線和局部總線，有鑒于此，本研究選擇PCI總線作為星載電子系統(tǒng)設(shè)計(jì)平臺要提供的一個(gè)互連部件對其進(jìn)行設(shè)計(jì)。 針對這一需求，本論文采用自項(xiàng)向下的設(shè)計(jì)方法對PCI總線從設(shè)備控制器的設(shè)計(jì)與實(shí)現(xiàn)進(jìn)行了研究，對PCI總線協(xié)議做了深刻的分析，完成了PCI總線目標(biāo)設(shè)備控制器的設(shè)計(jì)，采用Verilog HDL對其進(jìn)行了RTL級的描述。 在該課題的研究中，采用了目前集成電路設(shè)計(jì)中常見的自頂向下設(shè)計(jì)方法，使用硬件描述語言Verilog HDL對其進(jìn)行描述，重點(diǎn)分析了PCI總線設(shè)備控制器的設(shè)計(jì)。以PCI總線協(xié)議的分析和理解為基礎(chǔ)，對PCI總線設(shè)備控制器進(jìn)行了功能分析和結(jié)構(gòu)劃分。根據(jù)PCI總線設(shè)備控制器的功能和結(jié)構(gòu)劃分，對PCI總線目標(biāo)設(shè)備控制器的設(shè)計(jì)思路和各個(gè)子模塊電路的設(shè)計(jì)和實(shí)現(xiàn)進(jìn)行了詳細(xì)的分析闡述，并且通過編寫測試激勵(lì)程序完成了功能仿真。應(yīng)用FPGA作為物理驗(yàn)證和實(shí)現(xiàn)載體，進(jìn)行了面向FPGA的電路綜合，進(jìn)行了布局布線后的時(shí)序仿真，證明所實(shí)現(xiàn)的PCI目標(biāo)設(shè)備控制器符合基本功能要求，在以上基礎(chǔ)上完成了PCI目標(biāo)設(shè)備控制器的FPGA實(shí)現(xiàn)。通過這整個(gè)論文的工作，按照設(shè)計(jì)、仿真、綜合驗(yàn)證及布局布線的步驟，完成了PCI總線目標(biāo)設(shè)備控制器IP軟核的設(shè)計(jì)。
標(biāo)簽： FPGA PCI 設(shè)備 控制器
上傳時(shí)間： 2013-06-07
上傳用戶：tccc
隨著微電子技術(shù)的發(fā)展，可編程邏輯器件取得了迅速的發(fā)展，其功能日益強(qiáng)大，F(xiàn)PGA內(nèi)部可用邏輯資源飛速增長，近來推出的FPGA都針對數(shù)字信號處理的特點(diǎn)做了特定設(shè)計(jì)，集成了存儲器、鎖相環(huán)（PLL）、硬件乘法器、DSP模塊等，通過使用各個(gè)公司提供的FPGA開發(fā)軟件使用硬件描述語言，可以實(shí)現(xiàn)特定的信號處理算法，如FFT、FIR等算法，為電子設(shè)計(jì)工程師提供了新的選擇。實(shí)時(shí)圖像處理系統(tǒng)采用FPGA+DSP的結(jié)構(gòu)來完成整個(gè)復(fù)雜的圖像處理算法。將圖像處理算法進(jìn)行分類，F(xiàn)PGA和DSP份協(xié)作發(fā)揮各自的長處，對于算法實(shí)現(xiàn)簡單、運(yùn)算量大、實(shí)時(shí)性高的這類處理過程由大容量高性能的FPGA實(shí)現(xiàn)，DSP則用來處理經(jīng)過預(yù)處理后的圖像數(shù)據(jù)，來運(yùn)行算法結(jié)構(gòu)復(fù)雜，乘加運(yùn)算多的算法。整個(gè)系統(tǒng)主要包括FPGA處理單元、DSP處理單元以及PCI接口通訊三個(gè)部分。主要取得的了以下的研究成果：（1）研究了FPGA的工作原理及應(yīng)用，完成了Stratix芯片的選型。設(shè)計(jì)了數(shù)字圖像處理板的電路原理圖和PCB設(shè)計(jì)圖。并對電路板進(jìn)行調(diào)試，工作正常。（2）完成了FPGA程序下載電纜的PCB電路設(shè)計(jì)，并調(diào)試成功，應(yīng)用到FPGA的調(diào)試下載配置中，取得了良好的實(shí)驗(yàn)與經(jīng)濟(jì)效果。（3）充分利用FPGA的設(shè)計(jì)開發(fā)軟件與工具，完成了中值濾波、形態(tài)學(xué)濾波和自適應(yīng)閾值的FPGA實(shí)現(xiàn)，并給出了詳細(xì)的實(shí)現(xiàn)過程。將算法下載到FPGA芯片，經(jīng)過試驗(yàn)調(diào)試，達(dá)到要求。（4）研究了PCI接口通訊的實(shí)現(xiàn)方式，選用PCI9054芯片實(shí)現(xiàn)通訊，完成PCI接口電路設(shè)計(jì)，經(jīng)過調(diào)試，實(shí)現(xiàn)了中斷、DMA等方式，滿足了數(shù)據(jù)傳輸?shù)囊蟆＃?）學(xué)習(xí)了C6701DSP芯片的工作特性以及內(nèi)部功能結(jié)構(gòu)，完成了DSP外圍存儲器的擴(kuò)展、時(shí)鐘信號發(fā)生以及電源模塊等外圍電路的設(shè)計(jì)。
標(biāo)簽： FPGA DSP 紅外 圖像預(yù)處理
上傳時(shí)間： 2013-07-22
上傳用戶：Divine
ASIC對產(chǎn)品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對較低,運(yùn)算速度也受到限制.常規(guī)ASIC的硬件具有速度優(yōu)勢和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統(tǒng)硬件(CHW)相比,具有一定可配置特性的場可編程門陣列(FPGA)的出現(xiàn),使建立在可再配置硬件基礎(chǔ)上的進(jìn)化硬件(EHW)成為智能硬件電路設(shè)計(jì)的一種新方法.作為進(jìn)化算法和可編程器件技術(shù)相結(jié)合的產(chǎn)物,可重構(gòu)FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實(shí)現(xiàn)方法.論文認(rèn)為面向分類的專用類可重構(gòu)FPGA(ASR-FPGA)的研究,可使可重構(gòu)電路粒度劃分的針對性更強(qiáng)、設(shè)計(jì)更易實(shí)現(xiàn).論文研究的可重構(gòu)FPGA的BCH通訊糾錯(cuò)碼進(jìn)化電路是一類ASR-FPGA電路的具體方法,具有一定的實(shí)用價(jià)值.論文所做的工作主要包括:(1)BCH編譯碼電路的設(shè)計(jì)——求取實(shí)驗(yàn)用BCH碼的生成多項(xiàng)式和校驗(yàn)多項(xiàng)式及其相應(yīng)的矩陣并構(gòu)造實(shí)驗(yàn)用BCH碼;(2)建立基于可重構(gòu)FPGA的基核——構(gòu)造具有可重構(gòu)特性的硬件功能單元,以此作為可重構(gòu)BCH碼電路的設(shè)計(jì)基礎(chǔ);(3)構(gòu)造實(shí)現(xiàn)可重構(gòu)BCH糾錯(cuò)碼電路的方法——建立可重構(gòu)糾錯(cuò)碼硬件電路算法并進(jìn)行實(shí)驗(yàn)驗(yàn)證;(4)在可重構(gòu)糾錯(cuò)碼電路基礎(chǔ)上,構(gòu)造進(jìn)化硬件控制功能塊的結(jié)構(gòu),完成各進(jìn)化RLA控制模塊的驗(yàn)證和實(shí)現(xiàn).課題是將可重構(gòu)BCH碼的編譯碼電路的實(shí)現(xiàn)作為一類ASR-FPGA的研究目標(biāo),主要成果是根據(jù)可編程邏輯電路的特點(diǎn),選擇一種可編程樹的電路模型,并將它作為可重構(gòu)FPGA電路的基核T;通過對循環(huán)BCH糾錯(cuò)碼的構(gòu)造原理和電路結(jié)構(gòu)的研究,將基核模型擴(kuò)展為能滿足糾錯(cuò)碼電路需要的糾錯(cuò)碼基本功能單元T;以T作為再劃分的基本單元,對FPGA進(jìn)行"格式化",使T規(guī)則排列在FPGA上,通過對T的控制端的不同配置來實(shí)現(xiàn)糾錯(cuò)碼的各個(gè)功能單元;在可重構(gòu)基核的基礎(chǔ)上提出了糾錯(cuò)碼重構(gòu)電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進(jìn)化硬件描述語言,通過轉(zhuǎn)換為相應(yīng)的VHDL語言描述以實(shí)現(xiàn)硬件電路;采用RLA模型的有限狀態(tài)機(jī)FSM方式實(shí)現(xiàn)了可重構(gòu)糾錯(cuò)碼電路的EHW的各個(gè)控制功能塊.在實(shí)驗(yàn)方面,利用Xilinx FPGA開發(fā)系統(tǒng)中的VHDL語言和電路圖相結(jié)合的設(shè)計(jì)方法建立了循環(huán)糾錯(cuò)碼基核單元的可重構(gòu)模型,進(jìn)行循環(huán)糾錯(cuò)BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進(jìn)行了FPGA實(shí)現(xiàn).課題在研究模型上選取的是比較基本的BCH糾錯(cuò)碼電路,立足于解決基于可重構(gòu)FPGA核的設(shè)計(jì)的基本問題.課題的研究成果及其總結(jié)的一套ASR-FPGA進(jìn)化硬件電路的設(shè)計(jì)方法對實(shí)際的進(jìn)化硬件設(shè)計(jì)具有一定的實(shí)際指導(dǎo)意義,提出的基于專用類基核FPGA電路結(jié)構(gòu)的研究方法為新型進(jìn)化硬件的器件結(jié)構(gòu)的設(shè)計(jì)也可提供一種借鑒.
標(biāo)簽： FPGA 可重構(gòu) 通訊 糾錯(cuò)
上傳時(shí)間： 2013-07-01
上傳用戶：myworkpost
機(jī)械手是自動裝配生產(chǎn)線上必不可少的設(shè)備，它可以模擬人手臂的部分動作，按預(yù)定的程序、軌跡和要求，實(shí)現(xiàn)抓取、搬運(yùn)和裝配等工作。在減輕人的勞動強(qiáng)度、提高裝配質(zhì)量和提高裝配效率等方面，起到了積極的作用。本文基于ARM和FPGA嵌入式系統(tǒng)，開展了機(jī)械手控制系統(tǒng)的研發(fā)工作，實(shí)現(xiàn)了機(jī)械手的自動控制。 嵌入式ARM處理器，具有運(yùn)行速度快、功耗低、程序設(shè)計(jì)靈活、外圍硬件資源豐富等優(yōu)點(diǎn)，但其普通輸入輸出口的高低電平變化周期最快只能到1微妙左右，不適合高速輸入輸出；FPGA芯片高速輸入輸出數(shù)據(jù)，時(shí)間可縮短至幾十納秒。通過ARM處理器和FPGA技術(shù)的有機(jī)結(jié)合，發(fā)揮各自的優(yōu)勢，使系統(tǒng)具有程序設(shè)計(jì)靈活、以太網(wǎng)通信、大容量存儲、高速數(shù)據(jù)輸山、低成本等特點(diǎn)，滿足高速機(jī)械手自動控制的要求。 本文分析了ARM和FPGA系統(tǒng)，以及機(jī)械手控制系統(tǒng)的功能要求；設(shè)計(jì)硬件模塊、接口電路；闡述了系統(tǒng)軟件的設(shè)計(jì)過程，包括啟動代碼U—BOOT、操作系統(tǒng)μCLinux的移植；并介紹了如何利用便件描述語言VHDL來實(shí)現(xiàn)機(jī)械手邏輯控制。
標(biāo)簽： FPGA ARM 機(jī)械手 自動控制系統(tǒng)
上傳時(shí)間： 2013-04-24
上傳用戶：luyanping
隨著電子技術(shù)的發(fā)展,當(dāng)前數(shù)字系統(tǒng)的設(shè)計(jì)正朝著速度快、容量大、體積小、重量輕的方向發(fā)展.FPGA以其功能強(qiáng)大,開發(fā)過程投資少、周期短,可反復(fù)修改,保密性能好,開發(fā)工具智能化等特點(diǎn)成為當(dāng)今硬件設(shè)計(jì)的首選方式之一.由于Intel公司的MCS-51系列單片機(jī)被公認(rèn)為8位機(jī)的工業(yè)標(biāo)準(zhǔn),因此,使用FPGA模擬實(shí)現(xiàn)8051單片機(jī)及其外設(shè)的功能便成為大規(guī)模復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)中的重要課題.該文首先介紹了FPGA及Xilinx公司關(guān)于硬件設(shè)計(jì)開發(fā)的工具ISE系統(tǒng),繼而用VHDL語言編寫了8051單片機(jī)功能實(shí)現(xiàn)的源代碼,然后為其設(shè)計(jì)了與部分外設(shè)連接的接口模塊,包括8255并行接口、SCI串行接口和KBC鍵盤接口模塊.并將它們封裝到一塊FPGA之中,最終實(shí)現(xiàn)了8051單片機(jī)的大部分功能.
標(biāo)簽： FPGA 8051 模擬 單片機(jī)
上傳時(shí)間： 2013-07-28
上傳用戶：erkuizhang
信息技術(shù)的不斷發(fā)展,對信息的安全提出了更高的要求.在應(yīng)用公鑰密碼體制的時(shí)候,對密鑰長度要求越來越大,處理的速度要求越來越快.而基于橢圓曲線離散對數(shù)問題的橢圓曲線密碼體制,因其每比特最大的安全性,受到了越來越廣泛的注意.橢圓曲線密碼體制(ECC:Elliptic Curve Cryptosystem)的快速實(shí)現(xiàn)也成為一個(gè)關(guān)注的方面.該文按照確定有限域、選取曲線參數(shù)、劃分結(jié)構(gòu)模塊、優(yōu)化模塊算法、實(shí)現(xiàn)模塊設(shè)計(jì),驗(yàn)證模塊功能的順序進(jìn)行書寫.為了硬件實(shí)現(xiàn)上的方便,設(shè)計(jì)選擇了含有Ⅱ型優(yōu)化正規(guī)基的伽略域GF(2191),并在該域上構(gòu)造了隨機(jī)的橢圓曲線.根據(jù)層次化、結(jié)構(gòu)化的設(shè)計(jì)思路,將橢圓曲線上的標(biāo)量乘法運(yùn)算劃分成兩個(gè)運(yùn)算層次:橢圓曲線上的運(yùn)算和有限域上的運(yùn)算.模塊劃分之后,利用自底向上的設(shè)計(jì)思路,主要針對有限域上的乘法運(yùn)算進(jìn)行了重要的改進(jìn),并對加法群中的標(biāo)量乘運(yùn)算的算法進(jìn)行了分析、證明,以達(dá)到面積優(yōu)化和快速執(zhí)行的效果.具體設(shè)計(jì)中,采用硬件描述語言Verilog HDL,在Mentor Graphics公司出品的FPGA Advantage平臺上進(jìn)行電路設(shè)計(jì).完成了各個(gè)模塊的設(shè)計(jì)輸入和仿真.設(shè)計(jì)選用了Altera公司的APEX Ⅱ系列器件,利用第一方軟件Quartus Ⅱ 2.2進(jìn)行綜合、布局、布線和時(shí)序仿真.文中給出了橢圓曲線上的點(diǎn)加、倍點(diǎn)和標(biāo)量乘法模塊的具體設(shè)計(jì)結(jié)構(gòu)框圖.并且根據(jù)橢圓曲線的標(biāo)量乘特點(diǎn),提出了合適的驗(yàn)證方案.該設(shè)計(jì)完成了橢圓曲線上的標(biāo)量乘法運(yùn)算.設(shè)計(jì)主要針對資源受限的應(yīng)用環(huán)境:改進(jìn)了有限域上的乘法運(yùn)算、使用了沒有預(yù)處理的標(biāo)量乘算法.改進(jìn)后的橢圓曲線標(biāo)量乘法需要2,741,998個(gè)邏輯單元,在100MHz的時(shí)鐘約束下,運(yùn)行一次標(biāo)量乘法運(yùn)算需要567.69us.該次設(shè)計(jì)的結(jié)果可以直接用來構(gòu)造橢圓曲線上的簽名、驗(yàn)證、密鑰交換等算法.
標(biāo)簽： FPGA 橢圓曲線 密碼體制 乘法運(yùn)算
上傳時(shí)間： 2013-05-24
上傳用戶：zhuo0008
傅里葉變換是信號處理領(lǐng)域中較完善、應(yīng)用較廣泛的一種分析手段.但傅里葉變換只是一種時(shí)域或頻域的分析方法,它要求信號具有統(tǒng)計(jì)平穩(wěn),即時(shí)不變的特性.但是實(shí)際應(yīng)用中存在很多非平穩(wěn)信號,它們并不能很好的用傅立葉變換來處理.小波變換的出現(xiàn)解決了這個(gè)問題,它在處理非平穩(wěn)信號方面具有傅立葉變換無法比擬的優(yōu)越性.小波變換在通信技術(shù)、信號處理、地球物理、水利電力、醫(yī)療等領(lǐng)域中獲得了日益廣泛的應(yīng)用.小波變換的研究成為了當(dāng)今學(xué)術(shù)界的一個(gè)熱點(diǎn).隨著現(xiàn)代數(shù)字信號處理朝著高速實(shí)時(shí)的方向發(fā)展,純軟件的程序式信號處理方法越來越不能滿足實(shí)際應(yīng)用的需求,因此人們希望用硬件電路來實(shí)現(xiàn)高速信號處理問題.基于以上原因,該文在研究了小波變換的基本理論和特點(diǎn)的基礎(chǔ)上,重點(diǎn)研究了小波變換的VLSI電路構(gòu)架,并用FPGA實(shí)現(xiàn)了它的功能.毫無疑問,該文所做的具體工作在理論和實(shí)踐上都有參考價(jià)值.論文中,在簡單介紹了小波變換的基本理論、特點(diǎn)和應(yīng)用;對信號小波變換分解,重構(gòu)的MATLAB算法進(jìn)行了分析,為硬件實(shí)現(xiàn)奠定了理論基礎(chǔ).論文在研究了小波核心算法MALLAT算法的基礎(chǔ)上,以直觀的圖形方式描述了算法的流程圖;并由此提出了基于VLSI的電路模塊架構(gòu).根據(jù)上述模塊結(jié)構(gòu),對相關(guān)模塊進(jìn)行了硬件描述語言(VERILOG-HDL)的建模,并且在仿真平臺上(ACTIVE-HDL)進(jìn)行了仿真.在仿真正確的前提下,該文選用了EP20K100BC356-1V芯片作為目標(biāo)器件進(jìn)行了綜合和后仿真,并且將仿真結(jié)果通過MATLAB與理論參數(shù)進(jìn)行了比較,結(jié)果表明設(shè)計(jì)是正確的.對設(shè)計(jì)中存在的誤差和部分模塊的進(jìn)一步優(yōu)化,該文也作了分析和說明,為下一步實(shí)現(xiàn)通用IP核設(shè)計(jì)奠定了基礎(chǔ).
上傳時(shí)間： 2013-06-27
上傳用戶：zhaoq123
本文首先分析數(shù)字圖像壓縮技術(shù)的實(shí)際應(yīng)用情況，相關(guān)的DVB技術(shù)標(biāo)準(zhǔn)和測試標(biāo)準(zhǔn)ETR290，進(jìn)而提出了一個(gè)可適用于實(shí)際工作環(huán)境的語義分析模型框架；并在FPGA開發(fā)環(huán)境ISE中按照這個(gè)語義分析模型框架構(gòu)造了一個(gè)具體的VHDL模型；同時(shí)利用工具軟件Synplify和modelsim完成軟件功能和時(shí)序仿真；然后設(shè)計(jì)相應(yīng)的硬件測試平臺來驗(yàn)證模塊功能。針對數(shù)字圖像技術(shù)實(shí)際應(yīng)用環(huán)境的特點(diǎn)，本文提出了一種構(gòu)建在嵌入式硬件平臺上的分析模塊，可實(shí)時(shí)分析MPEG-2傳輸流語法。通過連接TCP/IP網(wǎng)絡(luò)可實(shí)現(xiàn)24小時(shí)/7天長時(shí)間工作。模塊化的設(shè)計(jì)，使其可以安裝于各種設(shè)備或?qū)嶋H應(yīng)用環(huán)境中的各關(guān)鍵節(jié)點(diǎn)，通過網(wǎng)絡(luò)傳輸?shù)浇y(tǒng)一的服務(wù)器；同時(shí)該模塊可設(shè)置成不同的硬件觸發(fā)模式，使之成為故障傳感器。因此，該模塊適用于工程開通、快速故障監(jiān)測、長時(shí)間監(jiān)控等。通過與市場上專業(yè)測試設(shè)備性能進(jìn)行比較，在測試精確性方面不占優(yōu)勢，但在達(dá)到一定數(shù)量級的測試精度后，其廉價(jià)、簡易和無需維護(hù)的特點(diǎn)將呈現(xiàn)巨大的優(yōu)勢。
標(biāo)簽： FPGA MPEG 數(shù)字圖像 傳輸流
上傳時(shí)間： 2013-04-24
上傳用戶：源弋弋
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
