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動態<b>可重配置</b>

基于TI+TMS320+DSP的軟件動態鏈接技術

　　介紹了軟件動態鏈接技術的概念和特點，提出了基于TI TMS320系列DSP的軟件動態鏈接技術。該技術解決了可重配置的DSP系統中關于軟件二進制目標代碼的動態加載和卸載的問題。采用該技術的軟件重配置方案已成功運用于某多功能通信系統，為基于其他系列DSP的可重構數字處理系統提供了一定的參考，在無人值守設備、多功能信號處理設備方面具有一定的應用價值。

標簽： 320 DSP TMS TI

上傳時間： 2013-10-14

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FPGA的作用與簡介.pdf

FPGA的作用與簡介.pdf1. 什么是 FPGA ? 一個 FPGA 是一種包含有一個可重配置的門陣列邏輯電路矩陣的設備。通過配置， FPGA 的內部電路以一定方式相連接，從而創建了軟件應用的一個硬件實現。與處理器不同，FPGA 使用專用硬件進行邏輯處理，而不具有操作系統。FPGA 在本質上是完全并行的，故不同的處理操作不必競爭相同的資源。因此，增加額外的處理時，應用某一部分的性能不會受影響。而且，多個控制循環可以以不同的速率在單個 FPGA 設備上運行?；?FPGA 的控制系統可以加強關鍵互鎖邏輯，也可以通過設計防止操作人員強奪 I/O。然而，不同于擁有固定硬件資源的硬連接的印制電路板（PCB）設計，基于 FPGA 的系統可以完全重新連接其內部電路，以支持控制系統在現場部署后可以重新配置。FPGA 設備提供了專用硬件電路所特有的性能與可靠性。單個 FPGA 可以通過在單個集成電路（IC）芯片上集成數百萬個邏輯門以代替數以千計的分立元件。一個 FPGA 芯片的內部資源包括一個被 I/O 組塊環圍的可配置邏輯組塊（CLB）矩陣。在 FPGA 矩陣內，信號通過可編程的互連開關和連線傳遞。 CompactRIO 入門教程 2 CompactRIO 入門教程圖 2.FPGA 芯片的內部構造

標簽： fpga

上傳時間： 2022-02-18

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Xilinx_FPGA設計權威指南_Vivado集成設計環境

經典FGPA學習書籍 Xilinx FPGA設計權威指南 Vivado集成設計環境全書共分8章，內容包括： Vivado設計導論、Vivado工程模式和非工程模式設計流程、Vivado調試流程、基于IP的嵌入式系統設計流程、Vivado HLS設計流程、System Generator設計流程、Vivado部分可重配置設計流程和Vivado高級設計技術。本書參考了Xilinx公司提供的Vivado最新設計資料，理論與應用并重，將Xilinx公司最新的設計方法貫穿在具體的設計實現中。本書可作為使用Xilinx Vivado集成開發環境進行FPGA設計的工程技術人員的參考用書，也可作為電子信息類專業高年級本科生和研究生的教學用書，同時也可作為Xilinx公司的培訓教材。本書全面系統地介紹了Xilinx新一代集成開發環境Vivado的設計方法、設計流程和具體實現。

標簽： fpga vivado

上傳時間： 2022-06-10

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抗干擾高穩定性：VK2C23A/B I2C接口LCD控制顯示段碼屏驅動IC

產品型號：VK2C23A/B 產品品牌：VINKA/永嘉微/永嘉微電封裝形式：LQFP64/48 裸片:DICE（邦定COB）/COG（邦定玻璃用）產品年份：新年份聯系人：許碩原廠直銷，工程服務，技術支持，價格最具優勢！QT394 VK2C23A/B概述： VK2C23A/B是一個點陣式存儲映射的LCD驅動器，可支持最大224點（56SEGx4COM）或者最大416點（52SEGx8COM）的LCD屏。單片機可通過I2C接口配置顯示參數和讀寫顯示數據，也可通過指令進入省電模式。其高抗干擾，低功耗的特性適用于水電氣表以及工控儀表類產品。特點： ★ 工作電壓 2.4-5.5V ★ 內置32 kHz RC振蕩器 ★ 偏置電壓（BIAS）可配置為1/3、1/4 ★ COM周期（DUTY）可配置為1/4、1/8 ★ 內置顯示RAM為56x4位、52x8位 ★ 幀頻可配置為80Hz、160Hz ★ 省電模式（通過關顯示和關振蕩器進入）

標簽： VK2C I2C LCD 23 抗干擾高穩定接口控制驅動IC

上傳時間： 2022-04-16

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可重構FPGA通訊糾錯進化電路及其實現

ASIC對產品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對較低,運算速度也受到限制.常規ASIC的硬件具有速度優勢和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統硬件(CHW)相比,具有一定可配置特性的場可編程門陣列(FPGA)的出現,使建立在可再配置硬件基礎上的進化硬件(EHW)成為智能硬件電路設計的一種新方法.作為進化算法和可編程器件技術相結合的產物,可重構FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實現方法.論文認為面向分類的專用類可重構FPGA(ASR-FPGA)的研究,可使可重構電路粒度劃分的針對性更強、設計更易實現.論文研究的可重構FPGA的BCH通訊糾錯碼進化電路是一類ASR-FPGA電路的具體方法,具有一定的實用價值.論文所做的工作主要包括:(1)BCH編譯碼電路的設計——求取實驗用BCH碼的生成多項式和校驗多項式及其相應的矩陣并構造實驗用BCH碼;(2)建立基于可重構FPGA的基核——構造具有可重構特性的硬件功能單元,以此作為可重構BCH碼電路的設計基礎;(3)構造實現可重構BCH糾錯碼電路的方法——建立可重構糾錯碼硬件電路算法并進行實驗驗證;(4)在可重構糾錯碼電路基礎上,構造進化硬件控制功能塊的結構,完成各進化RLA控制模塊的驗證和實現.課題是將可重構BCH碼的編譯碼電路的實現作為一類ASR-FPGA的研究目標,主要成果是根據可編程邏輯電路的特點,選擇一種可編程樹的電路模型,并將它作為可重構FPGA電路的基核T;通過對循環BCH糾錯碼的構造原理和電路結構的研究,將基核模型擴展為能滿足糾錯碼電路需要的糾錯碼基本功能單元T;以T作為再劃分的基本單元,對FPGA進行"格式化",使T規則排列在FPGA上,通過對T的控制端的不同配置來實現糾錯碼的各個功能單元;在可重構基核的基礎上提出了糾錯碼重構電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進化硬件描述語言,通過轉換為相應的VHDL語言描述以實現硬件電路;采用RLA模型的有限狀態機FSM方式實現了可重構糾錯碼電路的EHW的各個控制功能塊.在實驗方面,利用Xilinx FPGA開發系統中的VHDL語言和電路圖相結合的設計方法建立了循環糾錯碼基核單元的可重構模型,進行循環糾錯BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進行了FPGA實現.課題在研究模型上選取的是比較基本的BCH糾錯碼電路,立足于解決基于可重構FPGA核的設計的基本問題.課題的研究成果及其總結的一套ASR-FPGA進化硬件電路的設計方法對實際的進化硬件設計具有一定的實際指導意義,提出的基于專用類基核FPGA電路結構的研究方法為新型進化硬件的器件結構的設計也可提供一種借鑒.

標簽： FPGA 可重構通訊糾錯

上傳時間： 2013-07-01

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在了解實時嵌入式操作系統內存管理機制的特點以及實時處理對內存管理需求的基礎上

在了解實時嵌入式操作系統內存管理機制的特點以及實時處理對內存管理需求的基礎上，練習并掌握有效處理內存碎片的內存管理機制，同時理解防止內存泄漏問題的良好設計方法。使用預先規劃的思想，構建自己的私有內存管理機制，在系統內存池中申請內存，并將其納入私有內存管理機制中，形成靜態預分配內存池；靜態預分配內存池支持一種以上固定長度內存池，如16 字節內存池和256 字節內存池。固定長度內存池的單塊長度應考慮體系結構開銷，并盡量減少內部碎片；固定長度內存池數量應可配置；靜態預分配內存池與系統內存池的統一管理機制。向用戶分配內存時應保證長度最佳匹配原則。當申請內存的長度超過靜態預分配長度或資源不足時，自動向系統內存池申請；管理機制包括： a) 初始化函數； b) 內存申請/釋放函數。并特別要保證釋放安全； c) 告警機制； d) 管理監視機制。 5. 利用可能的互斥機制或代碼可重入設計，保證以上管理機制的操作安全性； 6. 創建多Task 環境測試及演示以上內容

標簽： 內存管理實時嵌入式實時處理操作系統

上傳時間： 2016-04-12

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1.推動教育學發展的內在動力是( D)的發展。A.教育規律 B.教育價值 C.教育現象 D.教育問題 2.提出“泛智”教育思想

1.推動教育學發展的內在動力是( D)的發展。A.教育規律 B.教育價值 C.教育現象 D.教育問題 2.提出“泛智”教育思想，探討“把一切事物教給一切人類的全部藝術”的教育家是( B)A.培根 B.夸美紐斯 C.赫爾巴特 D.贊可夫

標簽： A. B. C. D.

上傳時間： 2017-01-06

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基于MATLAB的B樣條小波程序的實現

· 摘要： MATLAB是一種建立在向量、數組、矩陣基礎上,面向科學和工程計算的高級語言,為科學研究和工程計算提供了一個方便有效的工具.該文簡要介紹了B樣條和B樣條小波的構成,并利用MATLAB語言編寫了繪制任意階B樣條和B樣條小波圖形的程序.

標簽： MATLAB 程序

上傳時間： 2013-04-24

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PCB可測性設計布線規則之建議―從源頭改善可測率

P C B 可測性設計布線規則之建議― ― 從源頭改善可測率PCB 設計除需考慮功能性與安全性等要求外，亦需考慮可生產與可測試。這里提供可測性設計建議供設計布線工程師參考。1. 每一個銅箔電路支點，至少需要一個可測試點。如無對應的測試點，將可導致與之相關的開短路不可檢出，并且與之相連的零件會因無測試點而不可測。2. 雙面治具會增加制作成本，且上針板的測試針定位準確度差。所以Layout 時應通過Via Hole 盡可能將測試點放置于同一面。這樣就只要做單面治具即可。3. 測試選點優先級：A.測墊(Test Pad) B.通孔(Through Hole) C.零件腳(Component Lead) D.貫穿孔(Via Hole)(未Mask)。而對于零件腳，應以AI 零件腳及其它較細較短腳為優先，較粗或較長的引腳接觸性誤判多。4. PCB 厚度至少要62mil(1.35mm)，厚度少于此值之PCB 容易板彎變形，影響測點精準度，制作治具需特殊處理。5. 避免將測點置于SMT 之PAD 上，因SMT 零件會偏移，故不可靠，且易傷及零件。6. 避免使用過長零件腳(>170mil(4.3mm))或過大的孔(直徑>1.5mm)為測點。7. 對于電池(Battery)最好預留Jumper，在ICT 測試時能有效隔離電池的影響。8. 定位孔要求：(a) 定位孔(Tooling Hole)直徑最好為125mil(3.175mm)及其以上。(b) 每一片PCB 須有2 個定位孔和一個防呆孔(也可說成定位孔,用以預防將PCB反放而導致機器壓破板)，且孔內不能沾錫。(c) 選擇以對角線，距離最遠之2 孔為定位孔。(d) 各定位孔(含防呆孔)不應設計成中心對稱,即PCB 旋轉180 度角后仍能放入PCB,這樣,作業員易于反放而致機器壓破板)9. 測試點要求：(e) 兩測點或測點與預鉆孔之中心距不得小于50mil(1.27mm)，否則有一測點無法植針。以大于100mil(2.54mm)為佳，其次是75mil(1.905mm)。(f) 測點應離其附近零件(位于同一面者)至少100mil，如為高于3mm 零件，則應至少間距120mil，方便治具制作。(g) 測點應平均分布于PCB 表面，避免局部密度過高，影響治具測試時測試針壓力平衡。(h) 測點直徑最好能不小于35mil(0.9mm)，如在上針板，則最好不小于40mil(1.00mm)，圓形、正方形均可。小于0.030”(30mil)之測點需額外加工，以導正目標。(i) 測點的Pad 及Via 不應有防焊漆(Solder Mask)。(j) 測點應離板邊或折邊至少100mil。(k) 錫點被實踐證實是最好的測試探針接觸點。因為錫的氧化物較輕且容易刺穿。以錫點作測試點，因接觸不良導致誤判的機會極少且可延長探針使用壽命。錫點尤其以PCB 光板制作時的噴錫點最佳。PCB 裸銅測點，高溫后已氧化，且其硬度高，所以探針接觸電阻變化而致測試誤判率很高。如果裸銅測點在SMT 時加上錫膏再經回流焊固化為錫點，雖可大幅改善，但因助焊劑或吃錫不完全的緣故，仍會出現較多的接觸誤判。

標簽： PCB 可測性設計布線規則

上傳時間： 2014-01-14

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8255A可編程并行接口

并行接口電路：微處理器與I/O設備進行數據傳輸時均需經過接口電路實現系統與設備互連的匹配。并行接口電路中每個信息位有自己的傳輸線，一個數據字節各位可并行傳送，速度快，控制簡單。由于電氣特性的限制，傳輸距離不能太長。8255A是通用的可編程并行接口芯片，功能強，使用靈活。適合一些并行輸入/輸出設備的使用。8255A并行接口邏輯框圖三個獨立的8位I/O端口,口A、口B、口C。口A有輸入、輸出鎖存器及輸出緩沖器。口B與口C有輸入、輸出緩沖器及輸出鎖存器。在實現高級的傳輸協議時，口C的8條線分為兩組，每組4條線，分別作為口A與口B在傳輸時的控制信號線。口C的8條線可獨立進行置1/置0的操作。口A、口B、口C及控制字口共占4個設備號。8255A并行接口的控制字工作模式選擇控制字：口A有三種工作模式，口B有二種工作模式。口C獨立使用時只有一個工作模式，與口A、口B配合使用時，作為控制信號線。三種工作模式命名為：模式0、模式1及模式2。模式 0 為基本I/O端口，模式1為帶選通的I/O端口，模式 2 為帶選通的雙向I/O端口。口A可工作在三種模式下，口B可工作在模式 0與模式 1下，口C可工作在模式0下或作為控制線配合口A、口B工作。

標簽： 8255A 可編程并行接口

上傳時間： 2013-11-07

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