AT89C52是美國(guó)ATMEL，公司生產(chǎn)的低電壓，高性能CMOS 8位單片機(jī)，片內(nèi)含8k bytes的可反復(fù)擦寫的Flash只讀程序存儲(chǔ)器和256 bytes的隨機(jī)存取數(shù)據(jù)存儲(chǔ)器（RAM），器件采用ATMEL公司的高密度、非易失性存儲(chǔ)技術(shù)生產(chǎn)，與標(biāo)準(zhǔn)MCS-51指令系統(tǒng)及8052產(chǎn)品引腳兼容，片內(nèi)置通用8位中央處理器（CPU）和Flash存儲(chǔ)單元，功能強(qiáng)大AT89C52單片機(jī)適合于許多較為復(fù)雜控制應(yīng)用場(chǎng)合主要性能參數(shù)：·與MCS-51產(chǎn)品指令和引腳完全兼容.8k字節(jié)可重擦寫Flash閃速存儲(chǔ)器.1000次擦寫周期靜態(tài)操作：OHz-24MHz·三級(jí)加密程序存儲(chǔ)器?256х8 hA部RAM?32編程1/0口線.3個(gè)16位定時(shí)/計(jì)數(shù)器?8個(gè)中斷源·程串行UART通道低功耗空閑和掉電模式·PO口：P0口是一組8位漏極開路型雙向1/0口，也即地址/數(shù)據(jù)總線復(fù)用口。作為輸出口用時(shí)，每位能吸收電流的方式驅(qū)動(dòng)8個(gè)TTL邏輯門電路，對(duì)端口P0寫"1"時(shí)，可作為高阻抗輸入端用.在訪問(wèn)外部數(shù)據(jù)存儲(chǔ)器或程序存儲(chǔ)器時(shí)，這組口線分時(shí)轉(zhuǎn)換地址（低8位）和數(shù)據(jù)總線復(fù)用，在訪問(wèn)期間滋活內(nèi)部上拉電阻.在Flash編程時(shí)，PO口接收指令字節(jié)，而在程序校驗(yàn)時(shí)，輸出指令字節(jié)，校驗(yàn)時(shí)，要求外接上拉電阻。
標(biāo)簽： at89c52
上傳時(shí)間： 2022-06-19
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5G，第五代移動(dòng)通信技術(shù)，也是4G之后的延伸，目前正在研究中。目前還沒有任何電信公司或標(biāo)準(zhǔn)訂定組織（像3GPP，WiMAX論壇及ITU-R）的公開規(guī)格或官方文件有提到5G。按照業(yè)內(nèi)初步估計(jì)，包括5G在內(nèi)的未來(lái)無(wú)線移動(dòng)網(wǎng)絡(luò)業(yè)務(wù)能力的提升將在3個(gè)維度上同時(shí)進(jìn)行：1）通過(guò)引入新的無(wú)線傳輸技術(shù)將資源利用率在4G的基礎(chǔ)上提高10倍以上；2）通過(guò)引入新的體系結(jié)構(gòu)（如超密集小區(qū)結(jié)構(gòu)等）和更加深度的智能化能力將整個(gè)系統(tǒng)的吞吐率提高25倍左右；3）進(jìn)一步挖掘新的頻率資源（如高頻段、毫米波與可見光等），使未來(lái)無(wú)線移動(dòng)通信的頻率資源擴(kuò)展4倍左右.5G有以下特點(diǎn)：1）5G研究在推進(jìn)技術(shù)變革的同時(shí)將更加注重用戶體驗(yàn)，網(wǎng)絡(luò)平均吞吐速率、傳輸時(shí)延以及對(duì)虛擬現(xiàn)實(shí)、3D、交互式游戲等新興移動(dòng)業(yè)務(wù)的支撐能力等將成為衡量5G系統(tǒng)性能的關(guān)鍵指標(biāo).2）與傳統(tǒng)的移動(dòng)通信系統(tǒng)理念不同，5G系統(tǒng)研究將不僅僅把點(diǎn)到點(diǎn)的物理層傳輸與信道編譯碼等經(jīng)典技術(shù)作為核心目標(biāo)，而是從更為廣泛的多點(diǎn)、多用戶、多天線、多小區(qū)協(xié)作組網(wǎng)作為突破的重點(diǎn)，力求在體系構(gòu)架上尋求系統(tǒng)性能的大幅度提高.3）室內(nèi)移動(dòng)通信業(yè)務(wù)已占據(jù)應(yīng)用的主導(dǎo)地位，5G室內(nèi)無(wú)線覆蓋性能及業(yè)務(wù)支撐能力將作為系統(tǒng)優(yōu)先設(shè)計(jì)目標(biāo)，從而改變傳統(tǒng)移動(dòng)通信系統(tǒng)“以大范圍覆蓋為主、兼顧室內(nèi)"的設(shè)計(jì)理念.4）高頻段頻譜資源將更多地應(yīng)用于5G移動(dòng)通信系統(tǒng)，但由于受到高頻段無(wú)線電波穿透能力的限制，無(wú)線與有線的融合、光載無(wú)線組網(wǎng)等技術(shù)將被更為普遍地應(yīng)用.5）可“軟”配置的5G無(wú)線網(wǎng)絡(luò)將成為未來(lái)的重要研究方向，運(yùn)營(yíng)商可根據(jù)業(yè)務(wù)流量的動(dòng)態(tài)變化實(shí)時(shí)調(diào)整網(wǎng)絡(luò)資源，有效地降低網(wǎng)絡(luò)運(yùn)營(yíng)的成本和能源的消耗.
標(biāo)簽： 5g 移動(dòng)通信
上傳時(shí)間： 2022-06-21
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一建立STM32cubeMX工程1.建立新工程，選擇芯片STM32F302CCTx2. 在Pinout 中時(shí)鐘配置為高速外部時(shí)鐘， UART配置為異步通信， cube 會(huì)自動(dòng)分配引腳。3.Clock Configuration 中配置如下4.configuration 中點(diǎn)擊USART1可進(jìn)入配置在USART1 configuration 中Parameter Settings 可以配置波特率，發(fā)送數(shù)據(jù)字長(zhǎng)，奇偶校驗(yàn)位和停止位等。NVIC Setting 可以配置中斷優(yōu)先級(jí)。5.生成keil 軟件代碼點(diǎn)擊工具欄中的齒輪按鈕，可以選擇代碼的開發(fā)平臺(tái)， ok 結(jié)束。（文件保存路徑一定要是全英文的）進(jìn)過(guò)了我們一系列的配置， cube 會(huì)為我們自動(dòng)生成keil 軟件的代碼，代碼中包括工程所需的固件庫(kù)，配套的頭文件，啟動(dòng)文件及用戶文件。在main.c 中包括了我們工程所需外設(shè)的初始化，包括了系統(tǒng)時(shí)鐘初始化，中斷初始化， GPIO初始化， USART1初始化， HAL庫(kù)初始化。我們只需要在main.c 中添加我們自己的代碼就可以了。二keil 軟件代碼及HAL庫(kù)使用UART_HandleTypeDef huart1；生成的代碼中有聲明一個(gè)USART處理的結(jié)構(gòu)體HAL庫(kù)中串口的數(shù)據(jù)收發(fā)有四個(gè)函數(shù)HAL_StatusTypeDef HAL_UART_Transmit(UART_HandleTypeDef *huart, uint8_t *pData, uint16_tSize, uint32_t Timeout);HAL_StatusTypeDef HAL_UART_Receive(UART_HandleTypeDef *huart, uint8_t *pData, uint16_tSize, uint32_t Timeout);指針huart 指向我們之前定義的USART處理結(jié)構(gòu)體， 我們將在函數(shù)中對(duì)結(jié)構(gòu)體中的參數(shù)進(jìn)行操作。pDate 是我們自己定義的數(shù)據(jù)發(fā)送接收緩存， Size 發(fā)送接收數(shù)據(jù)個(gè)數(shù)， Timeout 超時(shí)持續(xù)時(shí)間。UART狀態(tài)的結(jié)構(gòu)體：我們?cè)诎l(fā)送接收函數(shù)中要經(jīng)常對(duì)USART的狀態(tài)進(jìn)行判斷，以便我們對(duì)函數(shù)結(jié)構(gòu)體中的參數(shù)進(jìn)行操作
標(biāo)簽： stm32cubemx 串口
上傳時(shí)間： 2022-06-22
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自動(dòng)計(jì)算兩個(gè)正態(tài)分佈的數(shù)據(jù)的重疊部分, 一般用來(lái)預(yù)估不良率
上傳時(shí)間： 2017-03-30
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精選一個(gè) uC/OS-II Porting 於一般業(yè)界使用之 MSP430F1132 開發(fā)板上任務(wù)調(diào)度的例程,於 app.c 內(nèi)建構(gòu)了一個(gè)可於此開發(fā)板上 Port 1.0 驅(qū)動(dòng) LED 閃爍任務(wù)工程,全例程於 IAR MSP430 V3.42A 下編譯,同時(shí)亦將此工程設(shè)好斷點(diǎn)可方便於 Simulator 內(nèi)直接觀測(cè) uC/OS 任務(wù)調(diào)度狀態(tài).
標(biāo)簽： Porting OS-II F1132 1132
上傳時(shí)間： 2015-12-14
上傳用戶：skfreeman
可配置端口電路是FPGA芯片與外圍電路連接關(guān)鍵的樞紐，它有諸多功能：芯片與芯片在數(shù)據(jù)上的傳遞(包括對(duì)輸入信號(hào)的采集和輸出信號(hào)輸出)，電壓之間的轉(zhuǎn)換，對(duì)外圍芯片的驅(qū)動(dòng)，完成對(duì)芯片的測(cè)試功能以及對(duì)芯片電路保護(hù)等。 本文采用了自頂向下和自下向上的設(shè)計(jì)方法，依據(jù)可配置端口電路能實(shí)現(xiàn)的功能和工作原理，運(yùn)用Cadence的設(shè)計(jì)軟件，結(jié)合華潤(rùn)上華0.5μm的工藝庫(kù)，設(shè)計(jì)了一款性能、時(shí)序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個(gè)方面的內(nèi)容： 1.基于端口電路信號(hào)寄存器的采集和輸出方式，本論文設(shè)計(jì)的端口電路可以通過(guò)配置將它設(shè)置成單沿或者雙沿的觸發(fā)方式[7]，并完成了Verilog XL和Hspiee的功能和時(shí)序仿真，且建立時(shí)間小于5ns和保持時(shí)間在0ns左右。和xilinx4006e[8]相比較滿足設(shè)計(jì)的要求。 2.基于TAP Controller的工作原理及它對(duì)16種狀態(tài)機(jī)轉(zhuǎn)換的控制，對(duì)16種狀態(tài)機(jī)的轉(zhuǎn)換完成了行為級(jí)描述和實(shí)現(xiàn)了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對(duì)觸發(fā)器級(jí)聯(lián)的構(gòu)架這一特點(diǎn)，設(shè)計(jì)了一款邊界掃描電路，并運(yùn)用Verilog XL和Hspiee對(duì)它進(jìn)行了功能和時(shí)序的仿真。達(dá)到對(duì)芯片電路測(cè)試設(shè)計(jì)的要求。 4.對(duì)于端口電路來(lái)講，有時(shí)需要將從CLB中的輸出數(shù)據(jù)實(shí)現(xiàn)異或、同或、與以及或的功能，為此本文采用二次函數(shù)輸出的電路結(jié)構(gòu)來(lái)實(shí)現(xiàn)以上的功能，并運(yùn)用Verilog XL和Hspiee對(duì)它進(jìn)行了功能和時(shí)序的仿真。滿足設(shè)計(jì)要求。 5.對(duì)于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據(jù)設(shè)置不同的上、下MOS管尺寸來(lái)調(diào)整電路的中點(diǎn)電壓，將端口電路設(shè)計(jì)成3.3V和5V兼容的電路，通過(guò)仿真性能上已完全達(dá)到這一要求。此外，在輸入端口處加上擴(kuò)散電阻R和電容C組成噪聲濾波電路，這個(gè)電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時(shí)不影響電路正常工作的范圍內(nèi)，具有三態(tài)控制和驅(qū)動(dòng)大負(fù)載的功能。通過(guò)對(duì)管子尺寸的大小設(shè)置和驅(qū)動(dòng)大小的仿真表明：在實(shí)現(xiàn)TTL高電平輸出時(shí)，最大的驅(qū)動(dòng)電流達(dá)到170mA，而對(duì)應(yīng)的xilinx4006e的TTL高電平最大驅(qū)動(dòng)電流為140mA[8]；同樣，在實(shí)現(xiàn)CMOS高電平最大驅(qū)動(dòng)電流達(dá)到200mA,而xilinx4006e的CMOS驅(qū)動(dòng)電流達(dá)到170[8]mA。 7.與xilinx4006e端口電路相比，在延時(shí)和面積以及功耗略大的情況下，本論文研究設(shè)計(jì)的端口電路增加了雙沿觸發(fā)、將輸出數(shù)據(jù)實(shí)現(xiàn)二次函數(shù)的輸出方式、通過(guò)添加譯碼器將配置端口的數(shù)目減少的新的功能，且驅(qū)動(dòng)能力更加強(qiáng)大。
上傳時(shí)間： 2013-07-20
上傳用戶：頂?shù)弥?/p>
在利益的驅(qū)使下，超限運(yùn)輸在世界各地已成為了普遍現(xiàn)象。這給國(guó)家?guī)?lái)了諸多經(jīng)濟(jì)和社會(huì)問(wèn)題。實(shí)踐證明動(dòng)態(tài)稱重系統(tǒng)（WIM）能有效地抑制超限運(yùn)輸，但同時(shí)也存在部分問(wèn)題，這些問(wèn)題的解決有賴于國(guó)家相關(guān)法規(guī)的出臺(tái)，也有賴于關(guān)鍵測(cè)量設(shè)備（WIM系統(tǒng)）性能的提高。 由于應(yīng)變式稱重傳感器容易受到各種環(huán)境干擾，對(duì)環(huán)境適應(yīng)性差，課題采用光纖Bragg光柵傳感器(FBG)作為稱重傳感器，它具有很強(qiáng)的抗干擾性，利于提高系統(tǒng)測(cè)量精度。使用光纖傳感器的關(guān)鍵是波長(zhǎng)解調(diào)技術(shù)，本文在比較了幾種常見解調(diào)技術(shù)的前提下，結(jié)合課題的實(shí)際情況選用了基于F-P腔可調(diào)諧濾波解調(diào)方法，文章在分析該解調(diào)方法原理的基礎(chǔ)上，設(shè)計(jì)了解調(diào)器中的各個(gè)硬件電路模塊；此外，為了提高數(shù)據(jù)采集、傳輸?shù)男剩恼逻€對(duì)數(shù)據(jù)緩沖電路進(jìn)行了設(shè)計(jì)，在電路中引入了換體存儲(chǔ)及DMA傳輸技術(shù)。 鑒于動(dòng)態(tài)稱重信號(hào)為短歷程信號(hào)并且包含各種各樣的噪聲，稱重算法的研究也是本課題要解決的重要內(nèi)容。本文在分析了稱臺(tái)振動(dòng)及已有先驗(yàn)知識(shí)的基礎(chǔ)上，將小波分析、LM非線性擬合算法及殘差分析相結(jié)合應(yīng)用在動(dòng)態(tài)稱重系統(tǒng)中，為了驗(yàn)證算法的有效性，利用MATLAB對(duì)實(shí)測(cè)數(shù)據(jù)進(jìn)行了仿真分析，結(jié)果表明該算法能夠提高測(cè)量精度。 提高動(dòng)態(tài)稱重系統(tǒng)性能指標(biāo)的另一方面是提高系統(tǒng)運(yùn)行的軟硬件平臺(tái)。課題采用的核心硬件為Xscale ARM平臺(tái)，處理器時(shí)鐘可高達(dá)400MHz；軟件上采用了多用戶、多任務(wù)的Linux操作系統(tǒng)平臺(tái)。文章對(duì)操作系統(tǒng)linux2.6進(jìn)行了合適的配置，成功地將它移植到了課題的ARM平臺(tái)上，并且在此操作系統(tǒng)上設(shè)計(jì)了基于MiniGUI的人機(jī)交互界面及波長(zhǎng)解調(diào)和數(shù)據(jù)緩沖電路的驅(qū)動(dòng)程序。
標(biāo)簽： ARM 光纖傳感技術(shù) 動(dòng)態(tài)稱重 系統(tǒng)研究
上傳時(shí)間： 2013-07-26
上傳用戶：neibuzhuzu
可配置端口電路是FPGA芯片與外圍電路連接關(guān)鍵的樞紐，它有諸多功能：芯片與芯片在數(shù)據(jù)上的傳遞(包括對(duì)輸入信號(hào)的采集和輸出信號(hào)輸出)，電壓之間的轉(zhuǎn)換，對(duì)外圍芯片的驅(qū)動(dòng)，完成對(duì)芯片的測(cè)試功能以及對(duì)芯片電路保護(hù)等。 本文采用了自頂向下和自下向上的設(shè)計(jì)方法，依據(jù)可配置端口電路能實(shí)現(xiàn)的功能和工作原理，運(yùn)用Cadence的設(shè)計(jì)軟件，結(jié)合華潤(rùn)上華0.5μm的工藝庫(kù)，設(shè)計(jì)了一款性能、時(shí)序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個(gè)方面的內(nèi)容： 1.基于端口電路信號(hào)寄存器的采集和輸出方式，本論文設(shè)計(jì)的端口電路可以通過(guò)配置將它設(shè)置成單沿或者雙沿的觸發(fā)方式[7]，并完成了Verilog XL和Hspiee的功能和時(shí)序仿真，且建立時(shí)間小于5ns和保持時(shí)間在0ns左右。和xilinx4006e[8]相比較滿足設(shè)計(jì)的要求。 2.基于TAP Controller的工作原理及它對(duì)16種狀態(tài)機(jī)轉(zhuǎn)換的控制，對(duì)16種狀態(tài)機(jī)的轉(zhuǎn)換完成了行為級(jí)描述和實(shí)現(xiàn)了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對(duì)觸發(fā)器級(jí)聯(lián)的構(gòu)架這一特點(diǎn)，設(shè)計(jì)了一款邊界掃描電路，并運(yùn)用Verilog XL和Hspiee對(duì)它進(jìn)行了功能和時(shí)序的仿真。達(dá)到對(duì)芯片電路測(cè)試設(shè)計(jì)的要求。 4.對(duì)于端口電路來(lái)講，有時(shí)需要將從CLB中的輸出數(shù)據(jù)實(shí)現(xiàn)異或、同或、與以及或的功能，為此本文采用二次函數(shù)輸出的電路結(jié)構(gòu)來(lái)實(shí)現(xiàn)以上的功能，并運(yùn)用Verilog XL和Hspiee對(duì)它進(jìn)行了功能和時(shí)序的仿真。滿足設(shè)計(jì)要求。 5.對(duì)于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據(jù)設(shè)置不同的上、下MOS管尺寸來(lái)調(diào)整電路的中點(diǎn)電壓，將端口電路設(shè)計(jì)成3.3V和5V兼容的電路，通過(guò)仿真性能上已完全達(dá)到這一要求。此外，在輸入端口處加上擴(kuò)散電阻R和電容C組成噪聲濾波電路，這個(gè)電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時(shí)不影響電路正常工作的范圍內(nèi)，具有三態(tài)控制和驅(qū)動(dòng)大負(fù)載的功能。通過(guò)對(duì)管子尺寸的大小設(shè)置和驅(qū)動(dòng)大小的仿真表明：在實(shí)現(xiàn)TTL高電平輸出時(shí)，最大的驅(qū)動(dòng)電流達(dá)到170mA，而對(duì)應(yīng)的xilinx4006e的TTL高電平最大驅(qū)動(dòng)電流為140mA[8]；同樣，在實(shí)現(xiàn)CMOS高電平最大驅(qū)動(dòng)電流達(dá)到200mA,而xilinx4006e的CMOS驅(qū)動(dòng)電流達(dá)到170[8]mA。 7.與xilinx4006e端口電路相比，在延時(shí)和面積以及功耗略大的情況下，本論文研究設(shè)計(jì)的端口電路增加了雙沿觸發(fā)、將輸出數(shù)據(jù)實(shí)現(xiàn)二次函數(shù)的輸出方式、通過(guò)添加譯碼器將配置端口的數(shù)目減少的新的功能，且驅(qū)動(dòng)能力更加強(qiáng)大。
上傳時(shí)間： 2013-06-03
上傳用戶：aa54
本文具體介紹了怎樣利用Intel公司的8051單片機(jī)設(shè)計(jì)和實(shí)現(xiàn)一款低成本的可配置性的單路電話計(jì)費(fèi)器。
標(biāo)簽： Intel 8051 單片機(jī)設(shè)計(jì) 可配置性
上傳時(shí)間： 2014-01-18
上傳用戶：shawvi
各種Eeprom的C驅(qū)動(dòng)程序（可配置）
標(biāo)簽： Eeprom 驅(qū)動(dòng)程序 可配置
上傳時(shí)間： 2013-12-26
上傳用戶：lifangyuan12
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