對于不同的18b20這個程序可能有些問題,我遇到是的將暫存器的數據拷回18b20中數據無法保存. 換過18b20就正常了.
標簽： 18b20 數據 程序 暫存器
上傳時間： 2014-01-15
上傳用戶：shizhanincc
4位乘法器,4位除法器 8位數據鎖存器,8位相等比較器,帶同步復位的狀態 機,元件例化與層次設計,最高優先級編碼器
標簽： 乘法器 8位 除法器 數據
上傳時間： 2014-12-07
上傳用戶：pompey
用VHDL設計一個4位二進制并行半加器，要求將被加數、加數和加法運算和用動態掃描的方式共陰數碼管一同時顯示出
標簽： VHDL 二進制 并行 半加器
上傳時間： 2014-11-24
上傳用戶：haohaoxuexi
(可存5個頻率數據. 利用記數器1記數,定時器0定時.)
標簽： 記數 頻率 數據 定時器
上傳時間： 2014-01-13
上傳用戶：天涯
匯編語言---程式設計,暫存器安排,程式規格,變數法,對稱法,虛擬法
標簽： 匯編語言 暫存器 對稱 程式設計
上傳時間： 2014-01-19
上傳用戶：wang0123456789
本文介紹了兩種分頻系數為整數或半整數的可控分頻器的設計方法。其中之一可以實現50％的奇數分頻。利用VHDL語言編程，并用QUARTERS||4.0進行仿真，用 FPGA 芯片實現。 關鍵詞：半整數，可控分頻器，VHDL, FPGA
標簽： VHDL 分頻 整數 系數
上傳時間： 2015-11-27
上傳用戶：tyler
本文提出一個根值4 蝴蝶元素使用(m, n) - 櫃臺減少硬體複雜, 延遲時間, 和電力消費被介入在使用常規加法器。並且一臺修改過的換向器為FFT 算法被描述與用管道運輸的實施一起為連續輸入資料減少資料記憶要求。
標簽： FFT 元素 修改 加法器
上傳時間： 2015-12-04
上傳用戶：541657925
自己寫的鎖存器程序，用VHDL語言實現，望大家指教
標簽： 鎖存器 程序
上傳時間： 2013-12-31
上傳用戶：wyc199288
本文件包是在MAX+plus II 軟件環境下實現半加器的邏輯功能
標簽： plus MAX II 軟件環境
上傳用戶：磊子226
需要工具： 1. Python 2.3 以上 2. BOA Constructor Python設定檔介面程式設計 這段程式碼主要是把資料儲存到config.txt這個檔案中，我們將資料以 \n[_config_]\n 來作區隔，以便將來將資料讀出來時可以知道所存放的資料到底是屬於哪一各部分的資料。
標簽： Python Constructor config 2.3
上傳時間： 2014-01-17
上傳用戶：zhenyushaw
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