工作原理：\r\n 脈沖輸入，記錄30個脈沖的間隔時間（總時間），LED顯示出來，牽涉到數(shù)碼管的輪流點亮，以及LED的碼。輸入端口一定要用個\r\n74LS14整一下，圖上沒有。數(shù)碼管使用共陰數(shù)碼管。MAXPLUS編譯。\r\n測試時將光電門的信號端一塊連接到J2口的第三管腳，同時第一管腳為地，應(yīng)該與光電門的地連接（共地）。\r\n開始測試：\r\n 按下按鍵，應(yīng)該可以見到LED被點亮，指示可以開始轉(zhuǎn)動轉(zhuǎn)動慣量盤，等遮光片遮擋30次光電門后，\r\n LED熄滅，數(shù)碼管有數(shù)字顯示，此為時間值，單位為秒，與
標(biāo)簽： CPLD LED 控制 數(shù)碼管
上傳時間： 2013-09-05
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Allegro 里面如何在端接匹配的情況下調(diào)等長線
上傳時間： 2013-09-06
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圖1所示電路可將高頻單端輸入信號轉(zhuǎn)換為平衡差分信號，用于驅(qū)動16位10 MSPS PulSAR® ADC AD7626。該電路采用低功耗差分放大器ADA4932-1來驅(qū)動ADC，最大限度提升AD7626的高頻輸入信號音性能。此器件組合的真正優(yōu)勢在于低功耗、高性能
上傳時間： 2013-10-21
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帶有異步復(fù)位端的D觸發(fā)器#2
上傳時間： 2014-12-23
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特點： 精確度0.1%滿刻度 可作各式數(shù)學(xué)演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A|/ 16 BIT類比輸出功能 輸入與輸出絕緣耐壓2仟伏特/1分鐘(input/output/power) 寬范圍交直流兩用電源設(shè)計 尺寸小,穩(wěn)定性高
標(biāo)簽： 微電腦 數(shù)學(xué)演算 隔離傳送器
上傳時間： 2014-12-23
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設(shè)計了一款用于UHF RFID射頻前端接收機的高線性度LNA。該低噪聲放大器采用噪聲消除技術(shù)，具有單端輸入差分輸出的功能，能夠同時實現(xiàn)輸出平衡，噪聲消除和非線性失真抵消，具有高的線性度。該電路采用TSMC 0.18 μm工藝設(shè)計，芯片面積只有0.02 mm2。電源電壓為1.8 V，總電流為8 mA，后仿真結(jié)果增益為19.2 dB，噪聲因子為2.5 dB，輸入1 dB壓縮點為-5.2 dBm。
上傳時間： 2014-01-21
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本設(shè)計通過采用分割電容陣列對DAC進行優(yōu)化，在減小了D/A轉(zhuǎn)換開關(guān)消耗的能量、提高速度的基礎(chǔ)上，實現(xiàn)了一款采樣速度為1 MS/s的10-bit單端逐次逼近型模數(shù)轉(zhuǎn)換器。使用cadence spectre 工具進行仿真，仿真結(jié)果表明，設(shè)計的D/A轉(zhuǎn)換器和比較器等電路滿足10-bit A/D 轉(zhuǎn)換的要求，逐次逼近A/D轉(zhuǎn)換器可以正常工作。
上傳時間： 2013-11-21
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三端穩(wěn)壓器，主要有兩種，一種輸出電壓是固定的，稱為固定輸出三端穩(wěn)壓器，另一種輸出電壓是可調(diào)的，稱為可調(diào)輸出三端穩(wěn)壓器，其基本原理相同，均采用串聯(lián)型穩(wěn)壓電路。在線性集成穩(wěn)壓器中，由于三端穩(wěn)壓器只有三個引出端子，具有外接元件少，使用方便，性能穩(wěn)定，價格低廉等優(yōu)點，因而得到廣泛應(yīng)用。
標(biāo)簽： 三端穩(wěn)壓器 性能
上傳時間： 2013-10-21
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LNA的功能和指標(biāo)二端口網(wǎng)絡(luò)的噪聲系數(shù)Bipolar LNAMOS LNA非準(zhǔn)靜態(tài)(NQS)模型和柵極感應(yīng)噪聲CMOS最小噪聲系數(shù)和最佳噪聲匹配參考文獻LNA 的功能和指標(biāo)• 第一級有源電路，其噪聲、非線性、匹配等性能對整個接收機至關(guān)重要• 主要指標(biāo)– 噪聲系數(shù)(NF)取決于系統(tǒng)要求，可從1 dB 以下到好幾個dB， NF與工作點有關(guān)– 增益(S21)較大的增益有助于減小后級電路噪聲的影響，但會引起線性度的惡化– 輸入輸出匹配(S11, S22)決定輸入輸出端的射頻濾波器頻響– 反向隔離(S12)– 線性度(IIP3， P1dB)未經(jīng)濾除的干擾信號可通過互調(diào)(Intermodulation) 等方式使接收質(zhì)量降低
上傳時間： 2013-11-20
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使用時鐘PLL的源同步系統(tǒng)時序分析一）回顧源同步時序計算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time下面解釋以上公式中各參數(shù)的意義：Etch Delay：與常說的飛行時間(Flight Time)意義相同，其值并不是從仿真直接得到，而是通過仿真結(jié)果的后處理得來。請看下面圖示：圖一為實際電路，激勵源從輸出端，經(jīng)過互連到達接收端，傳輸延時如圖示Rmin，Rmax，F(xiàn)min，F(xiàn)max。圖二為對應(yīng)輸出端的測試負載電路，測試負載延時如圖示Rising，F(xiàn)alling。通過這兩組值就可以計算得到Etch Delay 的最大和最小值。
標(biāo)簽： PLL 時鐘 同步系統(tǒng) 時序分析
上傳時間： 2013-11-05
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