本設計通過采用分割電容陣列對DAC進行優化，在減小了D/A轉換開關消耗的能量、提高速度的基礎上，實現了一款采樣速度為1 MS/s的10-bit單端逐次逼近型模數轉換器。使用cadence spectre 工具進行仿真，仿真結果表明，設計的D/A轉換器和比較器等電路滿足10-bit A/D 轉換的要求，逐次逼近A/D轉換器可以正常工作。
上傳時間： 2013-11-21
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三端穩壓器，主要有兩種，一種輸出電壓是固定的，稱為固定輸出三端穩壓器，另一種輸出電壓是可調的，稱為可調輸出三端穩壓器，其基本原理相同，均采用串聯型穩壓電路。在線性集成穩壓器中，由于三端穩壓器只有三個引出端子，具有外接元件少，使用方便，性能穩定，價格低廉等優點，因而得到廣泛應用。
上傳時間： 2013-10-21
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LNA的功能和指標二端口網絡的噪聲系數Bipolar LNAMOS LNA非準靜態(NQS)模型和柵極感應噪聲CMOS最小噪聲系數和最佳噪聲匹配參考文獻LNA 的功能和指標• 第一級有源電路，其噪聲、非線性、匹配等性能對整個接收機至關重要• 主要指標– 噪聲系數(NF)取決于系統要求，可從1 dB 以下到好幾個dB， NF與工作點有關– 增益(S21)較大的增益有助于減小后級電路噪聲的影響，但會引起線性度的惡化– 輸入輸出匹配(S11, S22)決定輸入輸出端的射頻濾波器頻響– 反向隔離(S12)– 線性度(IIP3， P1dB)未經濾除的干擾信號可通過互調(Intermodulation) 等方式使接收質量降低
上傳時間： 2013-11-20
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使用時鐘PLL的源同步系統時序分析一）回顧源同步時序計算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time下面解釋以上公式中各參數的意義：Etch Delay：與常說的飛行時間(Flight Time)意義相同，其值并不是從仿真直接得到，而是通過仿真結果的后處理得來。請看下面圖示：圖一為實際電路，激勵源從輸出端，經過互連到達接收端，傳輸延時如圖示Rmin，Rmax，Fmin，Fmax。圖二為對應輸出端的測試負載電路，測試負載延時如圖示Rising，Falling。通過這兩組值就可以計算得到Etch Delay 的最大和最小值。
上傳時間： 2013-11-05
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PCB布線后檢查有錯誤的處理方法
上傳時間： 2013-11-15
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Allegro后仿真流程介紹
上傳時間： 2014-11-26
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橋架設計合理，保證合適的線纜彎曲半徑。上下左右繞過其他線槽時，轉彎坡度要平緩，重點注意兩端線纜下垂受力后是否還能在不壓損線纜的前提下蓋上蓋板。放線過程中主要是注意對拉力的控制，對于帶卷軸包裝的線纜，建議兩頭至少各安排一名工人，把卷軸套在自制的拉線桿上，放線端的工人先從卷軸箱內預拉出一部分線纜，供合作者在管線另一端抽取，預拉出的線不能過多，避免多根線在場地上纏結環繞。拉線工序結束后，兩端留出的冗余線纜要整理和保護好，盤線時要順著原來的旋轉方向，線圈直徑不要太小，有可能的話用廢線頭固定在橋架、吊頂上或紙箱內，做好標注，提醒其他人員勿動勿踩。
標簽： 綜合布線系統
上傳時間： 2013-10-18
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印刷電路板（PCB）設計解決方案市場和技術領軍企業Mentor Graphics（Mentor Graphics）宣布推出HyperLynx® PI（電源完整性）產品，滿足業內高端設計者對于高性能電子產品的需求。HyperLynx PI產品不僅提供簡單易學、操作便捷，又精確的分析，讓團隊成員能夠設計可行的電源供應系統；同時縮短設計周期，減少原型生成、重復制造，也相應降低產品成本。隨著當今各種高性能/高密度/高腳數集成電路的出現，傳輸系統的設計越來越需要工程師與布局設計人員的緊密合作，以確保能夠透過眾多PCB電源與接地結構，為IC提供純凈、充足的電力。配合先前推出的HyperLynx信號完整性（SI）分析和確認產品組件，Mentor Graphics目前為用戶提供的高性能電子產品設計堪稱業內最全面最具實用性的解決方案。“我們擁有非常高端的用戶，受到高性能集成電路多重電壓等級和電源要求的驅使，需要在一個單一的PCB中設計30余套電力供應結構。”Mentor Graphics副總裁兼系統設計事業部總經理Henry Potts表示。“上述結構的設計需要快速而準 確的直流壓降(DC Power Drop)和電源雜訊(Power Noise)分析。擁有了精確的分析信息，電源與接地層結構和解藕電容數(de-coupling capacitor number)以及位置都可以決定，得以避免過于保守的設計和高昂的產品成本。”
上傳時間： 2013-11-18
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信號完整性問題是高速PCB 設計者必需面對的問題。阻抗匹配、合理端接、正確拓撲結構解決信號完整性問題的關鍵。傳輸線上信號的傳輸速度是有限的，信號線的布線長度產生的信號傳輸延時會對信號的時序關系產生影響，所以PCB 上的高速信號的長度以及延時要仔細計算和分析。運用信號完整性分析工具進行布線前后的仿真對于保證信號完整性和縮短設計周期是非常必要的。在PCB 板子已焊接加工完畢后才發現信號質量問題和時序問題，是經費和產品研制時間的浪費。1.1 板上高速信號分析我們設計的是基于PowerPC 的主板，主要由處理器MPC755、北橋MPC107、北橋PowerSpanII、VME 橋CA91C142B 等一些電路組成，上面的高速信號如圖2-1 所示。板上高速信號主要包括：時鐘信號、60X 總線信號、L2 Cache 接口信號、Memory 接口信號、PCI 總線0 信號、PCI 總線1 信號、VME 總線信號。這些信號的布線需要特別注意。由于高速信號較多，布線前后對信號進行了仿真分析，仿真工具采用Mentor 公司的Hyperlynx7.1 仿真軟件，它可以進行布線前仿真和布線后仿真。
上傳時間： 2013-11-04
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無源雙端全隔離方案，是在兩端通信設備接口與通信線路之間各串入一只新型無源串口隔離器，從而使兩端設備接口得到"均等而有效"的保護。通過電路形式、振蕩頻率、元器件參數及變壓器繞組匝數變比的優化創新，解決了新型隔離器串口竊電的微功耗高效率隔離傳輸、由單電源形成雙極性邏輯電平、以及兩端隔離器的通用性和自環狀態下的電能平均分配等關鍵問題。2010年以來，大慶油田處于該隔離器保護之下的90臺通信設備的接口從未因雷擊損壞，并能方便地進行自環測試。
上傳時間： 2014-12-24
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