FPGA/SOPC開發(fā)教程,片上系統(tǒng)快速入門教程
標(biāo)簽： FPGA SOPC 開發(fā)教程 片上系統(tǒng)
上傳時間： 2013-08-12
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用FPGA設(shè)計數(shù)字系統(tǒng)，2007年上海FPGA研修班王巍老師講義
標(biāo)簽： FPGA 數(shù)字系統(tǒng)
上傳時間： 2013-08-16
上傳用戶：duoshen1989
FPGA可促進(jìn)嵌入式系統(tǒng)設(shè)計改善即時應(yīng)用性能，臺灣人寫的，關(guān)于FPGA應(yīng)用的技術(shù)文章
標(biāo)簽： FPGA 嵌入式 系統(tǒng) 性能
上傳時間： 2013-08-20
上傳用戶：liuwei6419
用兩片AVR（ATmega16）單片機 實現(xiàn)雙機通信（雙向，并帶反饋）。開發(fā)環(huán)境為ICCAVR。文件中不但有完整的源代碼，還有用PROTEUS作的仿真圖。
上傳時間： 2013-09-27
上傳用戶：m62383408
對基于BCB的圓片級封裝工藝進(jìn)行了研究，該工藝代表了MEMS加速度計傳感器封裝的發(fā)展趨勢，是MEMS加速度計產(chǎn)業(yè)化的關(guān)鍵。選用3000系列BCB材料進(jìn)行MEMS傳感器的粘結(jié)鍵合工藝試驗，解決了圓片級封裝問題，在低溫250 ℃和適當(dāng)壓力輔助下≤2.5 bar（1 bar=100 kPa）實現(xiàn)了加速度計的圓片級封裝，并對相關(guān)的旋涂、鍵合、氣氛、壓力等諸多工藝參數(shù)進(jìn)行了優(yōu)化。
上傳時間： 2013-11-17
上傳用戶：JasonC
ICL8038 單片函數(shù)發(fā)生器
標(biāo)簽： 8038 ICL 函數(shù)發(fā)生器
上傳時間： 2014-12-23
上傳用戶：wushengwu
在PADS中鍋仔片的制作方法
標(biāo)簽： PADS
上傳時間： 2013-11-18
上傳用戶：michael20
PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時間： 2013-10-22
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電路如果存在不穩(wěn)定性因素，就有可能出現(xiàn)振蕩。本文對比分析了傳統(tǒng)LDO和無片電容LDO的零極點，運用電流緩沖器頻率補償設(shè)計了一款無片外電容LDO，電流緩沖器頻率補償不僅可減小片上補償電容而且可以增加帶寬。對理論分析結(jié)果在Cadence平臺基上于CSMC0.5um工藝對電路進(jìn)行了仿真驗證。本文無片外電容LDO的片上補償電容僅為3 pF，減小了制造成本。它的電源電壓為3.5~6 V，輸出電壓為3.5 V。當(dāng)在輸入電源電壓6 V時輸出電流從100 μA到100 mA變化時，最小相位裕度為830，最小帶寬為4.58 MHz
標(biāo)簽： LDO 無片外電容 穩(wěn)定性分析
上傳時間： 2014-12-24
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諸如電信設(shè)備、存儲模塊、光學(xué)繫統(tǒng)、網(wǎng)絡(luò)設(shè)備、服務(wù)器和基站等許多復(fù)雜繫統(tǒng)都采用了 FPGA 和其他需要多個電壓軌的數(shù)字 IC，這些電壓軌必須以一個特定的順序進(jìn)行啟動和停機操作，否則 IC 就會遭到損壞。
上傳時間： 2014-12-24
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