本智能玩具小汽車以AT89C51單片機(jī)作為控制核心，其外圍電路包括電機(jī)驅(qū)動(dòng)模塊、電源供電模塊、障礙物檢測(cè)模塊、防盜報(bào)警模塊、搖控控制模塊、LCD顯示模塊。其中使用使用直流電機(jī)驅(qū)動(dòng)芯片L9110，實(shí)現(xiàn)直流電機(jī)驅(qū)動(dòng)功能。使用9V/1000mA的蓄電池通過7805來降壓給系統(tǒng)供電。通過由555集成電路與紅外對(duì)管組成的紅外紅外線障礙物檢測(cè)傳感器，實(shí)現(xiàn)對(duì)障礙物的檢測(cè)。通過人體熱釋電紅外線傳感器LHI778，紅外信號(hào)處理芯片PS202以及模擬狗叫聲集成電路KD5608實(shí)現(xiàn)防盜報(bào)警功能。采用兩片AT89C2051作為搖控信號(hào)發(fā)射和接收處理，處理后的信號(hào)傳送給控制中心，以實(shí)現(xiàn)搖控控制的功能。利用LCD顯示模塊LM016l實(shí)現(xiàn)顯示功能。
標(biāo)簽： 智能小車
上傳時(shí)間： 2013-04-24
上傳用戶：yuying4000
本文對(duì)16QAM基帶Modem的FPGA芯片設(shè)計(jì)進(jìn)行了研究與論述.首先介紹了16QAM調(diào)制的原理和16QAM基帶Modem的FPGA芯片總體設(shè)計(jì),以及一些FPGA設(shè)計(jì)的基本原則.接著介紹了高性能濾波器的FPGA設(shè)計(jì)方法,并采用多相結(jié)構(gòu)濾波器和分布式算法(DA)設(shè)計(jì)了發(fā)送端平方根升余弦滾降濾波器.然后介紹了自適應(yīng)盲均衡器的設(shè)計(jì),該均衡器是一個(gè)復(fù)數(shù)結(jié)構(gòu)的橫向?yàn)V波器,采用復(fù)用抽頭的結(jié)構(gòu)來節(jié)省資源,本文對(duì)自適應(yīng)均衡器的核心運(yùn)算單元-采用booth編碼算法設(shè)計(jì)的高性能乘累加(MAC)運(yùn)算單元進(jìn)行了詳細(xì)描述.接下來介紹了載波恢復(fù)環(huán)路的FPGA設(shè)計(jì),這是一個(gè)數(shù)字二階鎖相環(huán),本文推導(dǎo)了數(shù)字二階鎖相環(huán)和模擬二階鎖相環(huán)的對(duì)應(yīng)關(guān)系.DD相位檢測(cè)算法中的反正切函數(shù)tan
上傳時(shí)間： 2013-04-24
上傳用戶：dajin
JPEG2000是新一代的靜態(tài)圖像壓縮標(biāo)準(zhǔn)，它相比JPEG有很多新的特性，如漸進(jìn)傳輸和感興趣區(qū)域編碼等，因而它具有廣闊的應(yīng)用前景，特別是在數(shù)碼相機(jī)、PDA等便攜式設(shè)備中。 JPEG2000的核心主要包括小波變換和基于最優(yōu)化截?cái)帱c(diǎn)的嵌入式塊編碼(EBCOT)算法，其計(jì)算復(fù)雜度遠(yuǎn)遠(yuǎn)高于JPEG，完全采用軟件方案實(shí)現(xiàn)將會(huì)占用大量的處理器時(shí)間和內(nèi)存開銷，而且速度較慢，實(shí)時(shí)處理的能力較差。為了推廣JPEG2000在便攜式產(chǎn)品、消費(fèi)類電子產(chǎn)品中的應(yīng)用，打開巨大的潛在市場(chǎng)，研究硬件實(shí)現(xiàn)的算法實(shí)時(shí)處理方案具有重要的應(yīng)用價(jià)值。 EBCOT算法是一個(gè)兩層的編碼引擎，其中的上下文編碼的運(yùn)算量約占到總運(yùn)算量的50％，是提高編碼速度的關(guān)鍵算法之一。由于上下文編碼大部分都是邏輯運(yùn)算，沒有復(fù)雜的數(shù)學(xué)運(yùn)算，但邏輯控制流程復(fù)雜繁瑣，對(duì)存儲(chǔ)器訪問頻繁，采用DSP或者其他的通用處理器通過指令控制實(shí)現(xiàn)該算法，未能顯著提高編碼速度。本文采用FPGA芯片，以電路邏輯的方式來實(shí)現(xiàn)該算法并進(jìn)行優(yōu)化，在研究和分析了上下文編碼算法運(yùn)算特點(diǎn)的基礎(chǔ)上，設(shè)計(jì)了列判斷和交錯(cuò)存儲(chǔ)相結(jié)合的硬件實(shí)現(xiàn)方案，并采用硬件描述語言Verilog在寄存器傳輸級(jí)描述了相應(yīng)的硬件電路。通過功能仿真和邏輯綜合后，所獲得的上下文編碼模塊最大時(shí)鐘頻率為101MHz，且能在130ms內(nèi)完成對(duì)一幅512×512灰度圖像的編碼，性能比Jasper軟件中的實(shí)現(xiàn)方案提高了75％。 JPEG2000的一個(gè)重要特性是其具有漸進(jìn)傳輸?shù)哪芰Γa流組織是獲得漸進(jìn)傳輸特性的技術(shù)關(guān)鍵。碼流組織通過在輸出碼流中安排數(shù)據(jù)包的先后順序來實(shí)現(xiàn)漸進(jìn)傳輸?shù)哪康摹１疚膶?duì)JPEG2000中實(shí)現(xiàn)漸進(jìn)傳輸?shù)臋C(jī)制進(jìn)行了分析，并研究了碼流組織的算法實(shí)現(xiàn)。 為了對(duì)JPEG2000算法實(shí)現(xiàn)進(jìn)行驗(yàn)證，本文設(shè)計(jì)了基于FPGA和ARM的驗(yàn)證實(shí)驗(yàn)平臺(tái)，其中FPGA主要完成算法中運(yùn)算量較大的小波變換、上下文編碼和算術(shù)編碼，而ARM處理器則完成碼流組織、數(shù)據(jù)打包以及和PC機(jī)的通信。本文在該平臺(tái)上對(duì)所設(shè)計(jì)的上下文編碼算法和碼流組織模塊的設(shè)計(jì)進(jìn)行了驗(yàn)證，實(shí)驗(yàn)結(jié)果表明本文設(shè)計(jì)的算法模塊功能正確，并在一定程度上提高了編碼速度。
上傳時(shí)間： 2013-04-24
上傳用戶：獨(dú)孤求源
非常不錯(cuò)的過零檢測(cè)芯片，DIP8封裝，外圍器件極少
上傳時(shí)間： 2013-04-24
上傳用戶：WANGXIAN001
NEC芯片資料79F8513，芯片學(xué)習(xí)資料，共閱參考！
上傳時(shí)間： 2013-04-24
上傳用戶：leehom61
現(xiàn)場(chǎng)可編程門陣列(FPGA)器件是能通過對(duì)其進(jìn)行編程實(shí)現(xiàn)具有用戶規(guī)定功能的電路，特別適合集成電路的新品開發(fā)和小批量ASIC電路的生產(chǎn)。近幾年來，F(xiàn)PGA的發(fā)展非常迅速，但目前國內(nèi)廠商所使用的FPGA芯片主要還是從國外進(jìn)口，這種狀況除了給生產(chǎn)廠家?guī)砗艽蟮某杀緣毫σ酝猓瑫r(shí)也影響到國家信息產(chǎn)業(yè)的保密和安全問題，因此在國內(nèi)自主研發(fā)FPGA便成為一種必然的趨勢(shì)。 基于上述現(xiàn)實(shí)狀況及國內(nèi)市場(chǎng)的巨大需求，中國電子科技集團(tuán)公司第58研究所近年來對(duì)FPGA進(jìn)行了專項(xiàng)研究，本論文正是作為58所專項(xiàng)的一部分研究工作的總結(jié)。本文深入研究了FPGA的相關(guān)設(shè)計(jì)技術(shù)，并進(jìn)行了實(shí)際的FPGA器件設(shè)計(jì)，研究工作的重點(diǎn)是在華潤上華(CSMC)0.5μm標(biāo)準(zhǔn)CMOS工藝基礎(chǔ)上進(jìn)行具有6000有效門的FPGA的電路設(shè)計(jì)與仿真。 論文首先闡述了可編程邏輯器件的基本結(jié)構(gòu)，就可編程邏輯器件的發(fā)展過程及其器件分類，對(duì)可編程只讀存儲(chǔ)器、現(xiàn)場(chǎng)可編程邏輯陣列、可編程陣列邏輯、通用邏輯陣列和復(fù)雜PLD等的基本結(jié)構(gòu)特點(diǎn)進(jìn)行了討論。接著討論了FPGA的基本結(jié)構(gòu)與分類及它的編程技術(shù)，另外還闡述了FPGA的集成度和速率等相關(guān)問題。并根據(jù)實(shí)際指標(biāo)要求確定本文研究目標(biāo)FPGA的基本結(jié)構(gòu)和它的編程技術(shù)，在華潤上華0.5μm標(biāo)準(zhǔn)CMOS工藝的基礎(chǔ)上，進(jìn)行一款FPGA芯片的設(shè)計(jì)研究工作。進(jìn)行了可編程邏輯單元的基本結(jié)構(gòu)的設(shè)計(jì)，并用CMOS邏輯和NMOS傳輸管邏輯實(shí)現(xiàn)了函數(shù)發(fā)生器、快速進(jìn)位鏈和觸發(fā)器的電路設(shè)計(jì)，并對(duì)其進(jìn)行了仿真，達(dá)到了預(yù)期的目標(biāo)。
標(biāo)簽： FPGA 芯片 電路設(shè)計(jì)
上傳時(shí)間： 2013-07-18
上傳用戶：zaizaibang
近年來,隨著微電子技術(shù)的高速發(fā)展,數(shù)字圖像壓縮編碼技術(shù)的逐漸成熟,實(shí)時(shí)圖象處理在多媒體、HDTV、圖像通信等領(lǐng)域有著越來越廣泛的應(yīng)用,圖像壓縮/解壓的IC芯片也已成為多媒體技術(shù)的核心,實(shí)現(xiàn)這些算法芯片的研究成為信息產(chǎn)業(yè)的新熱點(diǎn).該文基于FPGA設(shè)計(jì)了JPEG圖像壓縮編解碼芯片,通過改進(jìn)算法優(yōu)化結(jié)構(gòu),在合理地利用硬件資源的條件下,有效地挖掘出算法內(nèi)在的并行性.在JPEG編碼器設(shè)計(jì)中,改進(jìn)了JEONG的DCT變換算法,采用流水線優(yōu)化算法解決時(shí)間并行性問題,提高了DCT/IDCT模塊的運(yùn)算速度;設(shè)計(jì)了基于查找表結(jié)構(gòu)的定點(diǎn)乘法器,便于在設(shè)計(jì)中共享乘法單元,以適應(yīng)流水線設(shè)計(jì)的要求;依據(jù)Huffman編碼表的規(guī)律性,采用并行查找表結(jié)構(gòu),用較少的存儲(chǔ)單元完成Huffman編解碼的運(yùn)算,同時(shí)也提高了編解碼速度.在JPEG解碼器設(shè)計(jì)中,根據(jù)Huffman碼字本身的特點(diǎn)和JPEG標(biāo)準(zhǔn),設(shè)計(jì)了一種Huffman碼字分組結(jié)構(gòu),基于該結(jié)構(gòu)提出分組Huffman查找表及地址編碼的設(shè)計(jì)方法,進(jìn)而完成了新的快速Huffman解碼算法及其模塊設(shè)計(jì).整個(gè)設(shè)計(jì)及其各個(gè)模塊都在ALTERA公司的EDA工具QUARTUSII平臺(tái)上進(jìn)行了邏輯綜合及功能和時(shí)序仿真.綜合和仿真結(jié)果表明,基于FPGA的JPEG圖像編解碼芯片消耗很少的FPGA硬件資源,達(dá)到了較高的工作頻率,在速度和資源利用率方面均達(dá)到了較優(yōu)的狀態(tài),可滿足實(shí)時(shí)JPEG圖像編解碼的要求.在邏輯設(shè)計(jì)的基礎(chǔ)上,該設(shè)計(jì)可以進(jìn)一步作硬件仿真和實(shí)驗(yàn),將源代碼燒錄進(jìn)FPGA芯片,作為獨(dú)立器件或有自主知識(shí)產(chǎn)權(quán)的JPEG IP模塊,應(yīng)用于可視電話、手機(jī)和會(huì)議電視等低成本JPEG編解碼系統(tǒng)的實(shí)現(xiàn).
標(biāo)簽： FPGA JPEG 編解碼 芯片設(shè)計(jì)
上傳時(shí)間： 2013-05-31
上傳用戶：yuying4000
該文探討了以FPGA(Field Programmable Gates Array)為平臺(tái),使用HDL(Hardware Description Language)語言設(shè)計(jì)并實(shí)現(xiàn)符合JPEG靜態(tài)圖象壓縮算法基本模式標(biāo)準(zhǔn)的圖象壓縮芯片.在簡要介紹JPEG基本模式標(biāo)準(zhǔn)和FPGA設(shè)計(jì)流程的基礎(chǔ)上,針對(duì)JPEG基本模式硬件編碼器傳統(tǒng)結(jié)構(gòu)的缺點(diǎn),提出了一種新的改進(jìn)結(jié)構(gòu).JPEG基本模式硬件編碼器改進(jìn)結(jié)構(gòu)的設(shè)計(jì)思想、設(shè)計(jì)結(jié)構(gòu)和Verilog設(shè)計(jì)實(shí)現(xiàn)在其后章節(jié)中進(jìn)行了詳細(xì)闡述,并分別給出了改進(jìn)結(jié)構(gòu)中各個(gè)模塊的單獨(dú)測(cè)試結(jié)果.在該文的測(cè)試部分,闡述利用實(shí)際圖像作為輸入,從FPGA的輸出得到了正確的壓縮圖像,計(jì)算了相應(yīng)的圖像壓縮速度和圖象質(zhì)量指標(biāo),并與軟件壓縮的速度和結(jié)果做了對(duì)比,提出了未來的改進(jìn)建議.
標(biāo)簽： FPGA JPEG 圖像壓縮 芯片設(shè)計(jì)
上傳時(shí)間： 2013-04-24
上傳用戶：Andy123456
MPEG-4是目前非常流行的視頻壓縮標(biāo)準(zhǔn),基于MPEG-4的視頻處理系統(tǒng)有兩種體系結(jié)構(gòu):可編程結(jié)構(gòu)和專用結(jié)構(gòu).可編程結(jié)構(gòu)靈活,適用范圍廣,易于升級(jí),但電路復(fù)雜,電路功耗大.專用視頻編解碼器結(jié)構(gòu)硬件開銷小,處理速度高.該文主要研究專用的MPEG-4視頻編解碼芯片設(shè)計(jì)方法.目前市場(chǎng)上MPEG-4視頻編解碼芯片主要是Simple Profile級(jí)別的,而我們?cè)O(shè)計(jì)的芯片要實(shí)現(xiàn)Advanced Simple Profile級(jí)別.該文采用了一種基于大規(guī)模FPGA的軟硬件相結(jié)的芯片設(shè)計(jì)方案,我們?cè)O(shè)計(jì)了基于FPGA的MPEG-4芯片設(shè)計(jì)開發(fā)平臺(tái),完成算法的硬件仿真與測(cè)試.論文圍繞基于FPGA的MPEG-4芯片開發(fā)系統(tǒng)設(shè)計(jì),分為兩個(gè)部分.第一部分介紹了目前國內(nèi)外實(shí)現(xiàn)MPEG-4視頻處理系統(tǒng)的主要方法和應(yīng)用,概述了國際上MPEG-4視頻編解碼芯片設(shè)計(jì)的一般方法及其發(fā)展趨勢(shì),詳細(xì)描述了我們的基于FPGA的MPEG-4編解碼芯片開發(fā)系統(tǒng)的結(jié)構(gòu).第二部分重點(diǎn)講述了基于FPGA的MPEG-4芯片開發(fā)系統(tǒng)各個(gè)電路模塊的設(shè)計(jì),包括電源模塊、FPGA配置模塊、時(shí)鐘生成模塊、視頻輸入/輸出模塊、RS232串口模塊、以太網(wǎng)接口模塊、USB接口模塊等.同時(shí)也介紹了I
標(biāo)簽： MPEG4 FPGA 編解碼芯片 開發(fā)系統(tǒng)
上傳時(shí)間： 2013-06-15
上傳用戶：it男一枚
隨著電信數(shù)據(jù)傳輸對(duì)速率和帶寬的要求變得越來越迫切,原有建成的網(wǎng)絡(luò)是基于話音傳輸業(yè)務(wù)的網(wǎng)絡(luò),已不能適應(yīng)當(dāng)前的需求.而建設(shè)新的寬帶網(wǎng)絡(luò)需要相當(dāng)大的投資且建設(shè)工期長,無法滿足特定客戶對(duì)高速數(shù)據(jù)傳輸?shù)慕谛枨?反向復(fù)用技術(shù)是把一個(gè)單一的高速數(shù)據(jù)流在發(fā)送端拆散并放在兩個(gè)或者多個(gè)低速數(shù)據(jù)鏈路上進(jìn)行傳輸,在接收端再還原為高速數(shù)據(jù)流.該文提出一種基于FPGA的多路E1反向復(fù)用傳輸芯片的設(shè)計(jì)方案,使用四個(gè)E1構(gòu)成高速數(shù)據(jù)的透明傳輸通道,支持E1線路間最大相對(duì)延遲64ms,通過鏈路容量調(diào)整機(jī)制,可以動(dòng)態(tài)添加或刪除某條E1鏈路,實(shí)現(xiàn)靈活、高效的利用現(xiàn)有網(wǎng)絡(luò)實(shí)現(xiàn)視頻、數(shù)據(jù)等高速數(shù)據(jù)的傳輸,能夠節(jié)省帶寬資源,降低成本,滿足客戶的需求.系統(tǒng)分為發(fā)送和接收兩部分.發(fā)送電路實(shí)現(xiàn)四路E1的成幀操作,數(shù)據(jù)拆分采用線路循環(huán)與幀間插相結(jié)合的方法,A路插滿一幀(30時(shí)隙)后,轉(zhuǎn)入B路E1間插數(shù)據(jù),依此類推,循環(huán)間插所有的數(shù)據(jù).接收電路進(jìn)行HDB3解碼,幀同步定位(子幀同步和復(fù)幀同步),線路延遲判斷,FIFO和SDRAM實(shí)現(xiàn)多路數(shù)據(jù)的對(duì)齊,最后按照約定的高速數(shù)據(jù)流的幀格式輸出數(shù)據(jù).整個(gè)數(shù)字電路采用Verilog硬件描述語言設(shè)計(jì),通過前仿真和后仿真的驗(yàn)證.以30萬門的FPGA器件作為硬件實(shí)現(xiàn),經(jīng)過綜合和布線,特別是寫約束和增量布線手動(dòng)調(diào)整電路的布局,降低關(guān)鍵路徑延時(shí),最終滿足設(shè)計(jì)要求.
標(biāo)簽： FPGA 多路 傳輸 片的設(shè)計(jì)
上傳時(shí)間： 2013-07-16
上傳用戶：asdkin
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
