現(xiàn)代社會(huì)信息量爆炸式增長(zhǎng)，由于網(wǎng)絡(luò)、多媒體等新技術(shù)的發(fā)展，用戶(hù)對(duì)帶寬和速度的需求快速增加。并行傳輸技術(shù)由于時(shí)鐘抖動(dòng)和偏移，以及PCB布線(xiàn)的困難，使得傳輸速率的進(jìn)一步提升面臨設(shè)計(jì)的極限；而高速串行通信技術(shù)憑借其帶寬大、抗干擾性強(qiáng)和接口簡(jiǎn)單等優(yōu)勢(shì)，正迅速取代傳統(tǒng)的并行技術(shù)，成為業(yè)界的主流。 本論文針對(duì)目前比較流行并且有很大發(fā)展?jié)摿Φ膬煞N高速串行接口電路——高速鏈路口和Rocket I/O進(jìn)行研究，并以Xilinx公司最新款的Virtex-5 FPGA為研究平臺(tái)進(jìn)行仿真設(shè)計(jì)。本論文的主要工作是以某低成本相控陣?yán)走_(dá)信號(hào)處理機(jī)為設(shè)計(jì)平臺(tái)，在其中的一塊信號(hào)處理板上，進(jìn)行了基于LVDS(Low VoltageDifferential Signal)技術(shù)的高速LinkPort(鏈路口)設(shè)計(jì)和基于CML(Current ModeLogic)技術(shù)的Rocket I/O高速串行接口設(shè)計(jì)。首先在FPGA的軟件中進(jìn)行程序設(shè)計(jì)和功能、時(shí)序的仿真，當(dāng)仿真驗(yàn)證通過(guò)之后，重點(diǎn)是在硬件平臺(tái)上進(jìn)行調(diào)試。硬件調(diào)試驗(yàn)證的方法是將DSP TS201的鏈路口功能與在FPGA中的模擬高速鏈路口相連接，進(jìn)行數(shù)據(jù)的互相傳送，接收和發(fā)送的數(shù)據(jù)相同，證明了高速鏈路口設(shè)計(jì)的正確性。并且在硬件調(diào)試時(shí)對(duì)Rocket IO GTP收發(fā)器進(jìn)行回環(huán)設(shè)計(jì)，經(jīng)過(guò)回環(huán)之后接收到的數(shù)據(jù)與發(fā)送的數(shù)據(jù)相同，證明了Rocket I/O高速串行接口設(shè)計(jì)的正確性。
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：戀天使569
Scaler是平板顯示器件(FPD，F(xiàn)lat Panel Display)中的重要組成部分，它將輸入源圖像信號(hào)轉(zhuǎn)換成與顯示屏固定分辨率一致的信號(hào)，并控制其顯示在顯示屏上。本文在研究圖像縮放算法和scaler在FPD中工作過(guò)程的基礎(chǔ)上，采用自上而下(Top-down)的設(shè)計(jì)方法，給出了scaler的設(shè)計(jì)及FPGA驗(yàn)證。該scaler支持不同分辨率圖像的縮放，且縮放模式可調(diào)，也可以以IP core的形式應(yīng)用于相關(guān)圖像處理芯片中。 圖像縮放內(nèi)核是scaler的核心部分，它是scaler中的主要運(yùn)算單元，完成圖像縮放的基本功能，它所采用的核心算法以及所使用的結(jié)構(gòu)設(shè)計(jì)決定著縮放性能的優(yōu)劣，也是控制芯片成本的關(guān)鍵。因此，本文從縮放內(nèi)核的結(jié)構(gòu)入手，對(duì)scaler的總體結(jié)構(gòu)進(jìn)行了設(shè)計(jì)；通過(guò)對(duì)圖像縮放中常用算法的深入研究提出了一種新的優(yōu)化算法——矩形窗縮放算法，并對(duì)其計(jì)算進(jìn)行分析和簡(jiǎn)化，降低了計(jì)算的復(fù)雜度。FPGA設(shè)計(jì)中，采用列縮放與行縮放分開(kāi)處理的結(jié)構(gòu)，使用雙口RAM作為兩次縮放間的數(shù)據(jù)緩沖區(qū)。使用這種結(jié)構(gòu)的優(yōu)勢(shì)在于：行列縮放可以同時(shí)進(jìn)行，數(shù)據(jù)處理的可靠性高、速度快：內(nèi)核結(jié)構(gòu)簡(jiǎn)單明了,數(shù)據(jù)緩沖區(qū)大小合適，便于設(shè)計(jì)。此外，本文還介紹了其他輔助模塊的設(shè)計(jì)，包括DVI接口信號(hào)處理模塊、縮放參數(shù)計(jì)算與控制模塊以及輸出信號(hào)檢測(cè)與時(shí)序?yàn)V波模塊。 本設(shè)計(jì)使用Verilog HDL對(duì)各模塊進(jìn)行了RTL級(jí)描述，并使用Quartus II7.2進(jìn)行了邏輯仿真，最后使用Altera公司的FPGA芯片來(lái)進(jìn)行驗(yàn)證。通過(guò)邏輯驗(yàn)證和系統(tǒng)仿真，證明該scaler的設(shè)計(jì)達(dá)到了預(yù)期的目標(biāo)。對(duì)于不同分辨率的圖像，均可以在顯示屏上得到穩(wěn)定的顯示。
上傳時(shí)間： 2013-05-30
上傳用戶(hù)：xiaowei314
本文對(duì)基于FPGA的對(duì)象存儲(chǔ)控制器原型的硬件設(shè)計(jì)進(jìn)行了研究。主要內(nèi)容如下： ⑴研究了對(duì)象存儲(chǔ)控制器的硬件設(shè)計(jì)，使其高效完成對(duì)象級(jí)接口的智能化管理和復(fù)雜存儲(chǔ)協(xié)議的解析，對(duì)對(duì)象存儲(chǔ)系統(tǒng)整體性能提升有重要意義。基于SoPC(片上可編程系統(tǒng))技術(shù)，在FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)上實(shí)現(xiàn)的對(duì)象存儲(chǔ)控制器，具有功能配置靈活，調(diào)試方便，成本較低等優(yōu)點(diǎn)。 ⑵采用Cyclone II器件實(shí)現(xiàn)的對(duì)象存儲(chǔ)控制器的網(wǎng)絡(luò)接口，包含處理器模塊、內(nèi)存模塊、Flash模塊等核心組成部分，提供千兆以太網(wǎng)的網(wǎng)絡(luò)接口和PCI(周邊元件擴(kuò)展接口)總線(xiàn)的主機(jī)接口，還具備電源模塊、時(shí)鐘模塊等以保證系統(tǒng)正常運(yùn)行。在設(shè)計(jì)實(shí)現(xiàn)PCB(印制電路板)時(shí)，從疊層設(shè)計(jì)、布局、布線(xiàn)、阻抗匹配等多方面解決高達(dá)100MHz的全局時(shí)鐘帶來(lái)的信號(hào)完整性問(wèn)題，并基于IBIS模型進(jìn)行了信號(hào)完整性分析及仿真。針對(duì)各功能模塊提出了相應(yīng)的調(diào)試策略，并完成了部分模塊的調(diào)試工作。 ⑶提出了基于Virtex-4的對(duì)象存儲(chǔ)控制器系統(tǒng)設(shè)計(jì)方案，Virtex-4內(nèi)嵌PowerPC高性能處理器，可更好地完成對(duì)象存儲(chǔ)設(shè)備相關(guān)的控制和管理工作。實(shí)現(xiàn)了豐富的接口設(shè)計(jì)，包括千兆以太網(wǎng)、光纖通道、SATA(串行高級(jí)技術(shù)附件)等網(wǎng)絡(luò)存儲(chǔ)接口以及較PCI性能更優(yōu)異的PCI-X(并連的PCI總線(xiàn))主機(jī)接口；提供多種FPGA配置方式。使用Cadence公司的Capture CIS工具完成了該系統(tǒng)硬件的原理圖繪制，通過(guò)了設(shè)計(jì)規(guī)則檢查，生成了網(wǎng)表用作下一步設(shè)計(jì)工作的交付文件。
標(biāo)簽： FPGA 對(duì)象存儲(chǔ) 原型
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：lijinchuan
雷達(dá)截獲接收機(jī)、反輻射導(dǎo)彈等電子設(shè)備的使用對(duì)軍用雷達(dá)的生存構(gòu)成了嚴(yán)重威脅。因此，雷達(dá)必須避免被敵方電子設(shè)備截獲和干擾。這種形式下噪聲雷達(dá)應(yīng)運(yùn)而生，其中一種很成熟的便是噪聲調(diào)頻雷達(dá)。上世紀(jì)八十年代，我們課題組成功研制了噪聲調(diào)頻雷達(dá)原理樣機(jī)。雖然該雷達(dá)具有十分優(yōu)異的LPI性能，但是限于當(dāng)時(shí)的電子技術(shù)水平，該雷達(dá)采用模擬器件實(shí)現(xiàn)，使得雷達(dá)的體積較大、工作穩(wěn)定性受外界環(huán)境影響大，在小型化、高精度的應(yīng)用領(lǐng)域受到諸多限制。FPGA是上世紀(jì)八十年代發(fā)展起來(lái)的數(shù)字技術(shù)，具有體積小、精度高、穩(wěn)定性好和速度快等特點(diǎn)。 本文在噪聲雷達(dá)課題組研究的基礎(chǔ)上，設(shè)計(jì)實(shí)現(xiàn)噪聲調(diào)頻雷達(dá)信號(hào)處理系統(tǒng)。內(nèi)容安排如下：第一章介紹噪聲雷達(dá)的研究背景和發(fā)展前景；第二章介紹噪聲調(diào)頻雷達(dá)的原理，證明混頻器輸出信號(hào)各態(tài)歷經(jīng)性；第三章介紹FPGA開(kāi)發(fā)軟硬件環(huán)境；第四章詳細(xì)闡述基于FPGA技術(shù)的噪聲調(diào)頻雷達(dá)信號(hào)處理系統(tǒng)設(shè)計(jì)和系統(tǒng)中關(guān)鍵模塊的設(shè)計(jì)實(shí)現(xiàn)；第五章對(duì)設(shè)計(jì)的FPGA信號(hào)處理系統(tǒng)進(jìn)行仿真和驗(yàn)證。最后，第六章對(duì)全文進(jìn)行總結(jié)，指出了設(shè)計(jì)中的不足和須改進(jìn)的地方。
標(biāo)簽： FPGA 噪聲調(diào)頻 雷達(dá)信號(hào)
上傳時(shí)間： 2013-05-21
上傳用戶(hù)：天涯
現(xiàn)代社會(huì)對(duì)各種無(wú)線(xiàn)通信業(yè)務(wù)的需求迅猛增長(zhǎng)，這就要求無(wú)線(xiàn)通信在具有較高傳輸質(zhì)量的同時(shí)，還必須具有較大的傳輸容量。這種需求要求在無(wú)線(xiàn)通信中必須采用效率較高的線(xiàn)性調(diào)制方式，以提高有限頻帶帶寬的數(shù)據(jù)速率和頻譜利用率，而效率較高的調(diào)制方式通常會(huì)對(duì)發(fā)端發(fā)射機(jī)的線(xiàn)性要求較高，這就使功率放大器線(xiàn)性化技術(shù)成為下一代無(wú)線(xiàn)通信系統(tǒng)的關(guān)鍵技術(shù)之一。 在本文中，研究了前人所提出的各種功放線(xiàn)性化技術(shù)，如功率回退法、正負(fù)反饋法、預(yù)失真和非線(xiàn)性器件法等等，針對(duì)功率放大器對(duì)信號(hào)的失真放大問(wèn)題進(jìn)行研究，對(duì)比和研究了目前廣泛流行的自適應(yīng)數(shù)字預(yù)失真算法。在一般的自適應(yīng)數(shù)字預(yù)失真算法中，主要有兩類(lèi)：無(wú)記憶非線(xiàn)性預(yù)失真和有記憶非線(xiàn)性預(yù)失真。無(wú)記憶非線(xiàn)性預(yù)失真主要是通過(guò)比較功率放大器的反饋信號(hào)和已知輸入信號(hào)的幅度和相位的誤差來(lái)估計(jì)預(yù)失真器的各種修正參數(shù)。而有記憶非線(xiàn)性預(yù)失真主要是綜合考慮功率放大器非線(xiàn)性和記憶性對(duì)信號(hào)的污染，需要同時(shí)分析信號(hào)的當(dāng)前狀態(tài)和歷史狀態(tài)。在對(duì)比完兩種數(shù)字預(yù)失真算法之后，文章著重分析了有記憶預(yù)失真算法，選擇了其中的多項(xiàng)式預(yù)失真算法進(jìn)行了具體分析推演，并通過(guò)軟件無(wú)線(xiàn)電的方法將數(shù)字信號(hào)處理與FPGA結(jié)合起來(lái)，在內(nèi)嵌了System Generator軟件的Matlab/Simulink上對(duì)該算法進(jìn)行仿真分析，證明了這個(gè)算法的性能和有效性。 本文另外一個(gè)最重要的創(chuàng)新點(diǎn)在于，在FPGA設(shè)計(jì)上，使用了系統(tǒng)級(jí)設(shè)計(jì)的思路，與Xilinx公司提供的軟件能夠很好的配合，在完成仿真后能夠直接將代碼轉(zhuǎn)換成FPGA的網(wǎng)表文件或者硬件描述語(yǔ)言，大大簡(jiǎn)化了開(kāi)發(fā)過(guò)程，縮短了系統(tǒng)的開(kāi)發(fā)周期。
上傳時(shí)間： 2013-06-20
上傳用戶(hù)：handless
“計(jì)算機(jī)組成原理”是計(jì)算機(jī)專(zhuān)業(yè)的一門(mén)核心課程。傳統(tǒng)的計(jì)算機(jī)組成原理實(shí)驗(yàn)是在指令格式、尋址方式、運(yùn)算器、控制器、存儲(chǔ)器等都相對(duì)固定的情況下進(jìn)行，學(xué)生主要進(jìn)行功能實(shí)現(xiàn)和驗(yàn)證，缺少自主設(shè)計(jì)和創(chuàng)新過(guò)程。 為改變這種狀況，須更新現(xiàn)有的計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)。采用FPGA芯片作為載體，使用EDA開(kāi)發(fā)工具，用硬件描述語(yǔ)言實(shí)現(xiàn)不同的硬件邏輯，再與硬件的輸入輸出接口線(xiàn)路相連，最終組成一臺(tái)可用于組成實(shí)驗(yàn)教學(xué)的完整計(jì)算機(jī)系統(tǒng)。這期間學(xué)生將掌握組成原理實(shí)驗(yàn)系統(tǒng)的各個(gè)部件的功能及其相互之間如何協(xié)作。本實(shí)驗(yàn)系統(tǒng)能夠讓學(xué)生完成有關(guān)計(jì)算機(jī)組成原理的部件實(shí)驗(yàn)和整機(jī)實(shí)驗(yàn)：部件實(shí)驗(yàn)包括加法器、乘法器、除法器、算術(shù)邏輯運(yùn)算單元、控制器、存儲(chǔ)器等；整機(jī)實(shí)驗(yàn)可以獨(dú)立實(shí)現(xiàn)各部件的功能描述。該系統(tǒng)能夠幫助學(xué)生鞏固課堂知識(shí)并增強(qiáng)設(shè)計(jì)能力。 為實(shí)現(xiàn)上述目的，依據(jù)EDA技術(shù)的開(kāi)發(fā)流程和方法，建立了一個(gè)完整的體系，其中包括控制模塊、內(nèi)存模塊、運(yùn)算器模塊、通用寄存器組及其控制部件、程序計(jì)數(shù)器、地址寄存器、指令寄存器、時(shí)序部件、數(shù)據(jù)控制部件、狀態(tài)值控制部件，以及為幫學(xué)生調(diào)試而專(zhuān)門(mén)設(shè)計(jì)的輸出觀(guān)察部件。在Quartus Ⅱ開(kāi)發(fā)環(huán)境下，使用Altera公司FPGA芯片，采用VHDL，語(yǔ)言設(shè)計(jì)并實(shí)現(xiàn)了上述模塊。經(jīng)過(guò)仿真測(cè)試，所實(shí)現(xiàn)的各功能模塊作為獨(dú)立部件時(shí)能完成各自功能：而將這些部件組合起來(lái)的整機(jī)系統(tǒng)，可以執(zhí)行程序段和進(jìn)行各種運(yùn)算處理，達(dá)到了設(shè)計(jì)要求。
標(biāo)簽： FPGA 計(jì)算機(jī)組成原理 實(shí)驗(yàn)系統(tǒng)
上傳時(shí)間： 2013-06-01
上傳用戶(hù)：hebmuljb
信號(hào)與信息處理是信息科學(xué)中近幾年來(lái)發(fā)展最為迅速的學(xué)科之一,隨著片上系統(tǒng)(SOC,System On Chip)時(shí)代的到來(lái),FPGA正處于革命性數(shù)字信號(hào)處理的前沿。基于FPGA的設(shè)計(jì)可以在系統(tǒng)可再編程及在系統(tǒng)調(diào)試,具有吞吐量高,能夠更好地防止授權(quán)復(fù)制、元器件和開(kāi)發(fā)成本進(jìn)一步降低、開(kāi)發(fā)時(shí)間也大大縮短等優(yōu)點(diǎn)。然而,FPGA器件是基于SRAM結(jié)構(gòu)的編程工藝,掉電后編程信息立即丟失,每次加電時(shí),配置數(shù)據(jù)都必須重新下載,并且器件支持多種配置方式,所以研究FPGA器件的配置方案在FPGA系統(tǒng)設(shè)計(jì)中具有極其重要的價(jià)值,這也給用于可編程邏輯器件編程的配置接口電路和實(shí)驗(yàn)開(kāi)發(fā)設(shè)備提出了更高的要求。 本論文基于IEEE1149.1標(biāo)準(zhǔn)和USB2.0技術(shù),完成了FPGA配置接口電路及實(shí)驗(yàn)開(kāi)發(fā)板的設(shè)計(jì)與實(shí)現(xiàn)。作者在充分理解IEEE1149.1標(biāo)準(zhǔn)和USB技術(shù)原理的基礎(chǔ)上,針對(duì)Altcra公司專(zhuān)用的USB數(shù)據(jù)配置電纜USB-Blaster,對(duì)其內(nèi)部工作原理及工作時(shí)序進(jìn)行測(cè)試與詳細(xì)分析,完成了基于USB配置接口的FPGA芯片開(kāi)發(fā)實(shí)驗(yàn)電路的完整軟硬件設(shè)計(jì)及功能時(shí)序仿真。作者最后進(jìn)行了軟硬件調(diào)試,完成測(cè)試與驗(yàn)證,實(shí)現(xiàn)了對(duì)Altera系列PLD的配置功能及實(shí)驗(yàn)開(kāi)發(fā)板的功能。 本文討論的USB下載接口電路被驗(yàn)證能在A(yíng)ltera的QuartusII開(kāi)發(fā)環(huán)境下直接使用,無(wú)須在主機(jī)端另行設(shè)計(jì)通信軟件,其兼容性較現(xiàn)有設(shè)計(jì)有所提高。由于PLD(Programmable Logic Device)廠(chǎng)商對(duì)其知識(shí)產(chǎn)權(quán)嚴(yán)格保密,使得基于USB接口的配置電路應(yīng)用受到很大限制,同時(shí)也加大了自行對(duì)其進(jìn)行開(kāi)發(fā)設(shè)計(jì)的難度。 與傳統(tǒng)的基于PC并口的下載接口電路相比,本設(shè)計(jì)的基于USB下載接口電路及FPGA實(shí)驗(yàn)開(kāi)發(fā)板具有更高的編程下載速率、支持熱插拔、體積小、便于攜帶、降低對(duì)PC硬件傷害,且具備其它下載接口電路不具備的SignalTapII嵌入式邏輯分析儀和調(diào)試NiosII嵌入式軟核處理器等明顯優(yōu)勢(shì)。從成本來(lái)看,本設(shè)計(jì)的USB配置接口電路及FPGA實(shí)驗(yàn)開(kāi)發(fā)板與其同類(lèi)產(chǎn)品相比有較強(qiáng)的競(jìng)爭(zhēng)力。
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：lingduhanya
波前處理機(jī)是自適應(yīng)光學(xué)系統(tǒng)中實(shí)時(shí)信號(hào)處理和運(yùn)算的核心，隨著自適應(yīng)光學(xué)系統(tǒng)得發(fā)展，波前傳感器的采樣頻率越來(lái)越高，這就要求波前處理機(jī)必須有更強(qiáng)的數(shù)據(jù)處理能力以保證系統(tǒng)的實(shí)時(shí)性。在整個(gè)波前處理機(jī)的工作流程中，對(duì)CCD傳來(lái)的實(shí)時(shí)圖像數(shù)據(jù)進(jìn)行實(shí)時(shí)處理是第一步，也是十分重要的一步。如果不能保證圖像處理的實(shí)時(shí)性，那么后續(xù)的處理過(guò)程都無(wú)從談起。因此，研制高性能的圖像處理平臺(tái)，對(duì)波前處理機(jī)性能的提高具有十分重要的意義。 論文介紹了本研究課題的背景以及國(guó)內(nèi)外圖像處理技術(shù)的應(yīng)用和發(fā)展?fàn)顩r，接著介紹了傳統(tǒng)的專(zhuān)用和通用圖像處理系統(tǒng)的結(jié)構(gòu)、特點(diǎn)和模型，并通過(guò)分析DSP芯片以及DSP系統(tǒng)的特點(diǎn)，提出了基于DSP和FPGA芯片的實(shí)時(shí)圖像處理系統(tǒng)。該系統(tǒng)不同于傳統(tǒng)基于PC機(jī)模式的圖像處理系統(tǒng)，發(fā)揮了DSP和FPGA兩者的優(yōu)勢(shì)，能更好地提高圖像處理系統(tǒng)實(shí)時(shí)性能，同時(shí)也最大可能地降低成本。 論文根據(jù)圖像處理系統(tǒng)的設(shè)計(jì)目的、應(yīng)用需求確定了器件的選型。介紹了主要的器件，接著從系統(tǒng)架構(gòu)、邏輯結(jié)構(gòu)、硬件各功能模塊組成等方面詳細(xì)介紹了DSP+FPGA圖像處理系統(tǒng)硬件設(shè)計(jì)，并分析了包括各種參數(shù)指標(biāo)選擇、連接方式在內(nèi)的具體設(shè)計(jì)方法以及應(yīng)該注意的問(wèn)題。 論文在闡述傳輸線(xiàn)理論的基礎(chǔ)上，在制作PCB電路板的過(guò)程中，針對(duì)高速電路設(shè)計(jì)中易出現(xiàn)的問(wèn)題，詳細(xì)分析了高速PCB設(shè)計(jì)中的信號(hào)完整性問(wèn)題，包括反射、串?dāng)_等，說(shuō)明了高速PCB的信號(hào)完整性、電源完整性和電磁兼容性問(wèn)題及其解決方法，進(jìn)行了一定的理論和技術(shù)探討和研究。 論文還介紹了基于FPGA的邏輯設(shè)計(jì)，包括了圖像采集模塊的工作原理、設(shè)計(jì)方案和SDRAM控制器的設(shè)計(jì)，介紹了SDRAM的基本操作和工作時(shí)序，重點(diǎn)闡述系統(tǒng)中可編程器件內(nèi)部模塊化SDRAM控制器的設(shè)計(jì)及仿真結(jié)果。 論文最后描述了硬件系統(tǒng)的測(cè)試及調(diào)試流程，并給出了部分的調(diào)試結(jié)果。 該系統(tǒng)主要優(yōu)點(diǎn)有：實(shí)時(shí)性、高速性。硬件設(shè)計(jì)的執(zhí)行速度，在高速DSP和FPGA中實(shí)現(xiàn)信號(hào)處理算法程序，保證了系統(tǒng)實(shí)時(shí)性的實(shí)現(xiàn)；性?xún)r(jià)比高。自行研究設(shè)計(jì)的電路及硬件系統(tǒng)比較好的解決了高速實(shí)時(shí)圖像處理的需求。
上傳時(shí)間： 2013-05-30
上傳用戶(hù)：fxf126@126.com
隨著以太網(wǎng)技術(shù)的不斷發(fā)展，網(wǎng)絡(luò)的傳輸速度已經(jīng)由最初的10M發(fā)展到現(xiàn)在的10,000M。用可編程邏輯器件(FPGA)實(shí)現(xiàn)以太網(wǎng)控制器與其它SOC系統(tǒng)的互連成為當(dāng)前的研究熱點(diǎn)。本文闡述了MAC層的FPGA設(shè)計(jì)、仿真及測(cè)試；介紹了整個(gè)系統(tǒng)的內(nèi)部結(jié)構(gòu)、模塊劃分，并對(duì)各個(gè)模塊的設(shè)計(jì)過(guò)程進(jìn)行了詳細(xì)闡述，接著介紹了開(kāi)發(fā)環(huán)境和驗(yàn)證工具，同時(shí)給出測(cè)試方案、驗(yàn)證數(shù)據(jù)、實(shí)現(xiàn)結(jié)果及時(shí)序仿真波形圖。 對(duì)MAC層的主要功能模塊如:發(fā)送模塊、接收模塊、MAC流程控制模塊、寄存器模塊、MⅡ接口模塊和主機(jī)接口模塊以及CRC，CSMA/CD，HASH表等算法給出了基于FPGA及硬件描述語(yǔ)言的解決方法。 本課題針對(duì)以下三個(gè)方面進(jìn)行了研究并取得一定的成果: 1)FPGA開(kāi)發(fā)平臺(tái)的硬件實(shí)現(xiàn)。選用Xilinx公司的XC3S1000-FT256-4-C和ATMEL公司的ARM9200作為測(cè)試的核心器件，采用LXT971芯片作為物理層芯片，AT91RM9200作為數(shù)據(jù)輸入源和雙blockram作為幀緩存搭建FPGA硬件驗(yàn)證開(kāi)發(fā)平臺(tái)。 2)基于FPGA實(shí)現(xiàn)以太網(wǎng)控制器。用VerilogHDL語(yǔ)言構(gòu)建以太網(wǎng)控制器，實(shí)現(xiàn)CSMA/CD協(xié)議、10M/100M自適應(yīng)以及與物理層MⅡ接口等。 3)采用片上系統(tǒng)通用的WS接口。目的是便于與具有通用接口的片上系統(tǒng)互連，也為構(gòu)建SOC上處理器提供條件。 本論文實(shí)現(xiàn)了一個(gè)基于WS總線(xiàn)接口可裁減的以太網(wǎng)MAC控制器IP軟核，為設(shè)計(jì)具有自主知識(shí)產(chǎn)權(quán)的以太網(wǎng)MAC控制器積累了經(jīng)驗(yàn)。同時(shí)，為與其它WS接口的控制器實(shí)現(xiàn)直接互連創(chuàng)造了條件，對(duì)高層次設(shè)計(jì)這一先進(jìn)ASIC設(shè)計(jì)方法也有了較為深入的認(rèn)識(shí)。
標(biāo)簽： 10M100M FPGA 以太網(wǎng)控制器
上傳時(shí)間： 2013-07-17
上傳用戶(hù)：bruce
I2C(Inter Integrated Circuits)是Philips公司開(kāi)發(fā)的用于芯片之間連接的串行總線(xiàn)，以其嚴(yán)格的規(guī)范、卓越的性能、簡(jiǎn)便的操作和眾多帶I2C接口的外圍器件而得到廣泛的應(yīng)用并受到普遍的歡迎。 現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)設(shè)計(jì)靈活、速度快，在數(shù)字專(zhuān)用集成電路的設(shè)計(jì)中得到了廣泛的應(yīng)用。本論文主要討論了如何利用Verilog/FPGA來(lái)實(shí)現(xiàn)一個(gè)隨機(jī)讀/寫(xiě)的I2C接口電路，實(shí)現(xiàn)與外圍I2C接口器件E2PROM進(jìn)行數(shù)據(jù)通信，實(shí)現(xiàn)讀、寫(xiě)等功能，傳輸速率實(shí)現(xiàn)為100KBps。在Modelsim6.0仿真軟件環(huán)境中進(jìn)行仿真，在Xilinx公司的ISE9.li開(kāi)發(fā)平臺(tái)上進(jìn)行了下載，搭建外圍電路，用Agilem邏輯分析儀進(jìn)行數(shù)據(jù)采集，分析測(cè)試結(jié)果。 首先，介紹了微電子設(shè)計(jì)的發(fā)展概況以及設(shè)計(jì)流程，重點(diǎn)介紹了HDL/FPGA的設(shè)計(jì)流程。其次，對(duì)I2C串行總線(xiàn)進(jìn)行了介紹，重點(diǎn)說(shuō)明了總線(xiàn)上的數(shù)據(jù)傳輸格式并對(duì)所使用的AT24C02 E2PROM存儲(chǔ)器的讀／寫(xiě)時(shí)序作了介紹。第三，基于Verilog _HDL設(shè)計(jì)了隨機(jī)讀/寫(xiě)的I2C接口電路、測(cè)試模塊和顯示電路；接口電路由同步有限狀態(tài)機(jī)(FSM)來(lái)實(shí)現(xiàn)；測(cè)試模塊首先將數(shù)據(jù)寫(xiě)入到AT24C02的指定地址，接著將寫(xiě)入的數(shù)據(jù)讀出，并將兩個(gè)數(shù)據(jù)顯示在外圍LED數(shù)碼管和發(fā)光二極管上，從而直觀(guān)地比較寫(xiě)入和輸出的數(shù)據(jù)的正確性。FPGA下載芯片為Xilinx SPARTAN Ⅲ XC3S200。第四，用Agilent邏輯分析儀進(jìn)行傳輸數(shù)據(jù)的采集，分析數(shù)據(jù)傳輸?shù)臅r(shí)序，從而驗(yàn)證電路設(shè)計(jì)的正確性。最后，論文對(duì)所取得的研究成果進(jìn)行了總結(jié)，并展望了下一步的工作。
上傳時(shí)間： 2013-06-27
上傳用戶(hù)：liuchee
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
