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噪聲信號

MEMS傳感器弱信號檢測電路及集成設(shè)計.rar

高精度慣性加速度計能夠?qū)崿F(xiàn)實時位移檢測，在當(dāng)今民用和軍用系統(tǒng)如汽車電子、工業(yè)控制、消費電子、衛(wèi)星火箭和導(dǎo)彈等中間具有廣泛的需求。在高精度慣性加速度計中，特別需要穩(wěn)定的低噪聲高靈敏度接口電路。事實上，隨著傳感器性能的不斷提高，接口電路將成為限制整個系統(tǒng)的主要因素。本論文在分析差動電容式傳感器工作原理的基礎(chǔ)上，設(shè)計了針對電容式加速度計的全差分開環(huán)低噪聲接口電路。前端電路檢測傳感器電容的變化，通過積分放大，產(chǎn)生正比于電容波動的電壓信號。本論文采用開關(guān)電容電路結(jié)構(gòu)，使得對寄生不敏感，信號靈敏度高，容易與傳感器單片集成。為了得到微重力加速度性能，設(shè)計電容式位移傳感接口電路時，重點研究了噪聲問題和系統(tǒng)建模問題。仔細(xì)分析了開環(huán)傳感器中的不同噪聲源，并對其中的一些進(jìn)行了仿真驗證。建立了接口電路寄生電容和寄生電阻模型。為了更好的提高分辨率，降低噪聲的影響如放大器失調(diào)、1/f噪聲、電荷注入、時鐘饋通和KT/C噪聲，本論文采用了相關(guān)雙采樣技術(shù)（CDS）。為了限制接口電路噪聲特別是熱噪聲，著重設(shè)計考慮了前置低噪聲放大器的設(shè)計及優(yōu)化。由于時鐘一直導(dǎo)通，特別設(shè)計了低功耗弛豫振蕩器，振蕩頻率為1．5M。為了減小傳感器充電基準(zhǔn)電壓噪聲，采用兩級核心基準(zhǔn)結(jié)構(gòu)設(shè)計了高精度基準(zhǔn)，電源抑制比高達(dá)90dB。 TSMC 0．18μm工藝中的3．3V電壓和模型，本論文進(jìn)行了spectre仿真。關(guān)鍵詞：MEMS；電容式加速度計；接口電路；低噪聲放大器；開環(huán)檢測

標(biāo)簽： MEMS 傳感器弱信號

上傳時間： 2013-05-23

上傳用戶：hphh
基于DSP的自適應(yīng)噪聲抵消器設(shè)計.rar

本文的目的在于設(shè)計一個自適應(yīng)噪音抵消系統(tǒng),使其能消除含噪語音信號中的背景噪音,達(dá)到提高語音信號質(zhì)量的目的.主要工作分為兩大部分.本文在第一部分介紹了自適應(yīng)數(shù)字濾波器的基本理論思想,具體闡述了自適應(yīng)噪聲抵消系統(tǒng)基本原理,并對自適應(yīng)噪聲抵消系統(tǒng)的指標(biāo)、抵消性能進(jìn)行了計算分析.自適應(yīng)濾波器的算法是整個系統(tǒng)的核心,在第一部分中,對兩種最基本的自適應(yīng)算法,進(jìn)行了詳細(xì)的介紹和分析,并針對兩種算法的優(yōu)缺點進(jìn)行了詳細(xì)的比較.這一部分中最關(guān)鍵的是對設(shè)計的噪聲抵消系統(tǒng)進(jìn)行計算機(jī)仿真,驗證系統(tǒng)設(shè)計的合理性和算法的正確性.通過對自適應(yīng)噪聲抵消器的MATLAB仿真及對仿真圖形的分析,驗證了系統(tǒng)設(shè)計和自適應(yīng)算法的可行性.第二部分主要完成自適應(yīng)噪聲抵消系統(tǒng)的硬件設(shè)計和軟件編程.在第一部分計算機(jī)仿真分析的基礎(chǔ)上,利用高速信號處理芯片DSP(TMS320LF2407)設(shè)計了一個噪聲干擾抵消系統(tǒng),在高速信號處理芯片(TMS320LF2407)上開發(fā)實現(xiàn)了自適應(yīng)LMS算法.

標(biāo)簽： DSP

上傳時間： 2013-06-28

上傳用戶：zklh8989
基于FPGA的DDS信號源的設(shè)計.rar

頻率合成技術(shù)廣泛應(yīng)用于通信、航空航天、儀器儀表等領(lǐng)域，目前，常用的頻率合成技術(shù)有直接頻率合成、鎖相頻率合成和直接數(shù)字頻率合成(DDS)等。其中DDS是一種新的頻率合成方法，是頻率合成的一次革命。全數(shù)字化的DDS技術(shù)由于具有頻率分辨率高、頻率切換速度快、相位噪聲低和頻率穩(wěn)定度高等優(yōu)點而成為現(xiàn)代頻率合成技術(shù)中的佼佼者。隨著數(shù)字集成電路、微電子技術(shù)和EDA技術(shù)的深入研究，DDS技術(shù)得到了飛速的發(fā)展。 DDS是把一系列數(shù)字量化形式的信號通過D/A轉(zhuǎn)換形成模擬量形式的信號的合成技術(shù)。主要是利用高速存儲器作查尋表，然后通過高速D/A轉(zhuǎn)換產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波(或其它任意波形)。一個典型的DDS系統(tǒng)應(yīng)包括以下三個部分：相位累加器可以時鐘的控制下完成相位的累加；相位一幅度碼轉(zhuǎn)換電路一般由ROM實現(xiàn)；D/A轉(zhuǎn)換電路，將數(shù)字形式的幅度碼轉(zhuǎn)換成模擬信號。現(xiàn)場可編程門陣列(FPGA)設(shè)計靈活、速度快，在數(shù)字專用集成電路的設(shè)計中得到了廣泛的應(yīng)用。本論文主要討論了如何利用FPGA來實現(xiàn)一個DDS系統(tǒng)，該DDS系統(tǒng)的硬件結(jié)構(gòu)是以FPGA為核心實現(xiàn)的，使用Altera公司的Cyclone系列FPGA。文章首先介紹了頻率合成器的發(fā)展，闡述了基于FPGA實現(xiàn)DDS技術(shù)的意義；然后介紹了DDS的基本理論；接著介紹了FPGA的基礎(chǔ)知識如結(jié)構(gòu)特點、開發(fā)流程、使用工具等；隨后介紹了利用FPGA實現(xiàn)直接數(shù)字頻率合成(DDS)的原理、電路結(jié)構(gòu)、優(yōu)化方法等。重點介紹DDS技術(shù)在FPGA中的實現(xiàn)方法，給出了部分VHDL源程序。采用該方法設(shè)計的DDS系統(tǒng)可以很容易地嵌入到其他系統(tǒng)中而不用外接專用DDS芯片，具有高性能、高性價比，電路結(jié)構(gòu)簡單等特點；接著對輸出信號頻譜進(jìn)行了分析，特別是對信號的相位截斷誤差和幅度量化誤差進(jìn)行了詳細(xì)的討論，由此得出了改善系統(tǒng)性能的幾種方法；最后給出硬件實物照片和測試結(jié)果，并對此作了一定的分析。

標(biāo)簽： FPGA DDS 信號源

上傳時間： 2013-07-05

上傳用戶：suxuan110425
LabVIEW計數(shù)濾波器在信號降噪中的應(yīng)用

本文針對工業(yè)測試現(xiàn)場中方波頻率信號的高頻噪聲污染問題，選用LabVIEW 中提供的脈寬濾波、數(shù)據(jù)采集等功能模塊組建了虛擬計數(shù)濾波器，設(shè)計并實現(xiàn)了一種可靠、便捷的方波頻率信號的數(shù)字濾波。工程實踐

標(biāo)簽： LabVIEW 濾波器信號降噪中的應(yīng)用

上傳時間： 2013-04-24

上傳用戶：jackgao
基于MATALAB的脈搏波信號的實時處理

本文介紹了從人體采集到的脈搏波信號，由于脈搏波信號信噪比比較低，給后續(xù)參數(shù)的準(zhǔn)確測量帶來了困難，所以對于噪聲干擾的去除是非常重要而必須的。其中脈搏波信號中常見的噪聲有工頻干擾、基線漂移、肢體抖

標(biāo)簽： MATALAB 脈搏波信號實時處理

上傳時間： 2013-07-23

上傳用戶：fuzhoulinzexu
FPGA在相位激光測距信號處理技術(shù)中的應(yīng)用

本文簡單介紹了脈沖式激光測距原理、相位式激光測距的原理及相位測量技術(shù)。根據(jù)課題的要求，給出了電路系統(tǒng)設(shè)計方案，選擇了合適測相系統(tǒng)電路參數(shù)，分析了調(diào)制波的噪聲對系統(tǒng)的影響，計算出能滿足系統(tǒng)精度要求的最低信噪比，對偶然誤差、信號變化幅度大小、零點漂移和電路的相位延遲等原因引起的測量誤差，提出了具體的解決措施，這些措施提高了數(shù)字檢相電路的測相精度和穩(wěn)定性。　　根據(jù)電路系統(tǒng)設(shè)計方案，著重對混頻電路、整形電路和自動數(shù)字檢相電路進(jìn)行了較為深入的分析與討論，其中自動數(shù)字檢相電路采用大規(guī)模可編程邏輯器件FPGA實現(xiàn)。　　文中述敘了利用FPGA實現(xiàn)自動數(shù)字檢相的原理及方法步驟，分析了FPGA實現(xiàn)鑒相功能的可靠性。根據(jù)設(shè)計要求，選擇合適的FPGA邏輯器件和配置器件，使用QuartusⅡ軟件開發(fā)可編程邏輯器件及VHDL編程，給出了用QuartusⅡ軟件進(jìn)行數(shù)字檢相測量的系統(tǒng)仿真結(jié)果和混頻電路、比較電路、數(shù)字檢相電路的實驗結(jié)果，對在沒有零角度位置標(biāo)志信號和沒有允許計數(shù)標(biāo)志信號條件下的實驗結(jié)果的精度進(jìn)行了分析。根據(jù)誤差結(jié)果分析，提出了下一步研究改進(jìn)的措施和思路。　　

標(biāo)簽： FPGA 相位激光測距信號處理技術(shù)

上傳時間： 2013-04-24

上傳用戶：yare
FPGA在相位激光測距信號處理技術(shù)中的應(yīng)用

本文簡單介紹了脈沖式激光測距原理、相位式激光測距的原理及相位測量技術(shù)。根據(jù)課題的要求，給出了電路系統(tǒng)設(shè)計方案，選擇了合適測相系統(tǒng)電路參數(shù)，分析了調(diào)制波的噪聲對系統(tǒng)的影響，計算出能滿足系統(tǒng)精度要求的最低信噪比，對偶然誤差、信號變化幅度大小、零點漂移和電路的相位延遲等原因引起的測量誤差，提出了具體的解決措施，這些措施提高了數(shù)字檢相電路的測相精度和穩(wěn)定性。　　根據(jù)電路系統(tǒng)設(shè)計方案，著重對混頻電路、整形電路和自動數(shù)字檢相電路進(jìn)行了較為深入的分析與討論，其中自動數(shù)字檢相電路采用大規(guī)模可編程邏輯器件FPGA實現(xiàn)。　　文中述敘了利用FPGA實現(xiàn)自動數(shù)字檢相的原理及方法步驟，分析了FPGA實現(xiàn)鑒相功能的可靠性。根據(jù)設(shè)計要求，選擇合適的FPGA邏輯器件和配置器件，使用QuartusⅡ軟件開發(fā)可編程邏輯器件及VHDL編程，給出了用QuartusⅡ軟件進(jìn)行數(shù)字檢相測量的系統(tǒng)仿真結(jié)果和混頻電路、比較電路、數(shù)字檢相電路的實驗結(jié)果，對在沒有零角度位置標(biāo)志信號和沒有允許計數(shù)標(biāo)志信號條件下的實驗結(jié)果的精度進(jìn)行了分析。根據(jù)誤差結(jié)果分析，提出了下一步研究改進(jìn)的措施和思路。　　

標(biāo)簽： FPGA 相位激光測距信號處理技術(shù)

上傳時間： 2013-07-25

上傳用戶：天涯
基于聲卡的LabVIEW噪聲采集與分析系統(tǒng)設(shè)計

設(shè)計出一個用計算機(jī)中的普通聲卡，而不是專業(yè)的環(huán)保設(shè)備對環(huán)境噪聲進(jìn)行采集和分析的系統(tǒng)。它利用噪聲的時間特性、數(shù)據(jù)庫技術(shù)以及l(fā)abVIEW平臺編寫程序，實現(xiàn)信號的采集和分析。能用離散傅立葉變換數(shù)據(jù)

標(biāo)簽： LabVIEW 聲卡分采集

上傳時間： 2013-05-20

上傳用戶：417313137
基于ARM和DSP的鐵路信號測試儀設(shè)計（DSP部分）

UM71系列(包括ZPW-2000A)無絕緣軌道電路已成為我國鐵路的主流制式，軌道電路的正常工作對行車安全意義重大。軌道信號失真或者受到噪聲污染有可能導(dǎo)致鐵路信號設(shè)備錯誤動作進(jìn)而發(fā)生行車事故。通過對鐵路信號做出監(jiān)測以及判斷，可以幫助信號設(shè)備維護(hù)人員對故障設(shè)備進(jìn)行及時修復(fù)從而避免事故發(fā)生。本文設(shè)計了一種基于ARM/DSP雙核結(jié)構(gòu)的鐵路信號測試儀，用以幫助設(shè)備維護(hù)人員及時檢修故障設(shè)備。其中，DSP芯片選用TI公司的32位浮點處理器TMS320VC33作為信號分析與處理的核心，實現(xiàn)信號的解調(diào)、頻譜分析和細(xì)化處理等功能。本測試儀作為一種實時的信號檢測設(shè)備，充分利用了浮點DSP芯片高效靈活以及系統(tǒng)可裁減的特性，因而更適合于現(xiàn)場環(huán)境的應(yīng)用。本測試儀主要針對目前使用較為廣泛的UM71、ZPW-2000A系統(tǒng)以及站內(nèi)25Hz相敏軌道電路，實現(xiàn)對移頻信號的數(shù)字解調(diào)、區(qū)間載波頻率檢測、信號幅度檢測、站內(nèi)軌道信號的相位角及其幅度檢測等功能。本文著重分析了頻譜細(xì)化技術(shù)中的ZFFT算法在實時信號分析中的應(yīng)用，采用ZFFT算法可以在保證運算效率的同時提高頻譜的分辨率。在此基礎(chǔ)上，本文就這種算法提出了若干改進(jìn)措施并且通過MATLAB對該算法及其改進(jìn)措施進(jìn)行了軟件仿真。同時本文完成了基于這種算法的DSP軟件設(shè)計：為了提高系統(tǒng)實時性，DSP算法均采用匯編語言實現(xiàn)。理論分析和實驗表明調(diào)制頻率的分辨率可以達(dá)到0.03Hz，滿足實際應(yīng)用要求。此外，本文設(shè)計了測試儀的硬件結(jié)構(gòu)，主要是VC33的外圍器件及其與雙口RAMCY7C028的接口電路，以及基于這個接口電路的通信規(guī)程。

標(biāo)簽： DSP ARM 鐵路信號試儀設(shè)計

上傳時間： 2013-06-29

上傳用戶：qazwsxedc
FPGA內(nèi)嵌200MHz低噪聲鎖相環(huán)時鐘發(fā)生器

FPGA器件在通信、消費類電子等領(lǐng)域應(yīng)用越來越廣泛，隨著FPGA規(guī)模的增大、功能的加強對時鐘的要求也越來越高。在FPGA中嵌入時鐘發(fā)生器對解決該問題是一個不錯的選擇。本論文首先，描述并分析了電荷泵鎖相環(huán)時鐘發(fā)生器的體系結(jié)構(gòu)、組成單元及各單元的非理想特性；然后討論并分析了電荷泵鎖相環(huán)的小信號特性和瞬態(tài)特性；并給出了電荷泵鎖相環(huán)器件參數(shù)的計算表達(dá)式。其次，研究了環(huán)形振蕩器和鎖相環(huán)的相位噪聲特性。由于噪聲性能是時鐘發(fā)生器設(shè)計中的關(guān)鍵指標(biāo)，本工作對此進(jìn)行了較為詳細(xì)的分析。相位噪聲和抖動是衡量時鐘信號的兩個主要指標(biāo)。文中從理論上推導(dǎo)了一階鎖相環(huán)的噪聲特性，并建立了由噪聲分析抖動和由抖動分析噪聲的解析表達(dá)式關(guān)系，并討論了環(huán)路低噪聲設(shè)計的基本原則。在前面討論和分析的基礎(chǔ)上，利用Hynix0.35umCMOS工藝設(shè)計了200MHz電荷泵鎖相環(huán)時鐘發(fā)生器，并進(jìn)行了仿真。設(shè)計中環(huán)形振蕩器的延遲單元采用replica偏置結(jié)構(gòu)，把延遲單元輸出擺幅限定在確定范圍，尾電流源采用cascode結(jié)構(gòu)，增強電路對電源和襯底噪聲的抑制作用。通過增加限流管，改善電荷泵中的開關(guān)的非理想特性。

標(biāo)簽： FPGA 200 MHz 內(nèi)嵌

上傳時間： 2013-04-24

上傳用戶：變形金剛