870_880MHz頻段的CDMA結(jié)環(huán)行器方案
利用帶線結(jié)環(huán)行器的相關(guān)理論，設(shè)計了870～880MHz 結(jié)環(huán)行器，最后實現(xiàn)的環(huán)行器在0.5～1.5GHz內(nèi)，插入損耗≤0.4dB，最小隔離度≥ 20dB，電壓駐波比≤ 1.20，符合...
四軸飛行器技術(shù)資料
?? 資源總數(shù)：24333
?? 源代碼：85799
?? 電路圖：1
?? 四軸飛行器全部資料 (24333個)
設(shè)計一個四路數(shù)據(jù)選擇器,其功能是將四組不同的數(shù)據(jù)按要求選擇一個輸出.輸出的那組數(shù)據(jù)有兩個控制信號決定,其真值表如下: 數(shù)據(jù)選擇控制端 輸出的數(shù)據(jù) Input0 Input1 output 0 0 o
設(shè)計一個四路數(shù)據(jù)選擇器,其功能是將四組不同的數(shù)據(jù)按要求選擇一個輸出.輸出的那組數(shù)據(jù)有兩個控制信號決定,其真值表如下: 數(shù)據(jù)選擇控制端 輸出的數(shù)據(jù) Input0 Input1 output 0 0 o...
VHDL的四選一選擇器
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用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設(shè)計中。
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基于地址總線接口的四倍頻編碼器信號接口的 FPGA實現(xiàn) Verilog HDL的
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四選一選擇器,輸入四個,輸出1個.當NM=00時選A 當NM=01時選B 當NM=10時選C 當NM=11時選D
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fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器
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四路串行模數(shù)轉(zhuǎn)換IC--TLV2544的接口驅(qū)動源代碼
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四位全加器
四位全加器，VHDL語言，max+plusII平臺做的...
四位全加器語言描述是以文本方式上傳的
四位全加器語言描述是以文本方式上傳的，呵呵，希望大家有幫助...