相 關(guān) 資 源

• VHDL的四選一選擇器免費(fèi)下載

  資源簡(jiǎn)介：VHDL的四選一選擇器

  標(biāo)簽： VHDL 選擇器

  上傳時(shí)間： 2014-01-03

  上傳用戶：z1191176801

• 四選一選擇器,輸入四個(gè),輸出1個(gè).當(dāng)NM=00時(shí)選A 當(dāng)NM=01時(shí)選B 當(dāng)NM=10時(shí)選C 當(dāng)NM=11時(shí)選D免費(fèi)下載

  資源簡(jiǎn)介：四選一選擇器,輸入四個(gè),輸出1個(gè).當(dāng)NM=00時(shí)選A 當(dāng)NM=01時(shí)選B 當(dāng)NM=10時(shí)選C 當(dāng)NM=11時(shí)選D

  標(biāo)簽： NM 00 01 10

  上傳時(shí)間： 2013-12-25

  上傳用戶：woshiayin

• 用CASE語(yǔ)句來(lái)設(shè)計(jì)的四選一電路,大家可以放心使用的,很簡(jiǎn)單,也很實(shí)用,希望能有所幫助.免費(fèi)下載

  資源簡(jiǎn)介：用CASE語(yǔ)句來(lái)設(shè)計(jì)的四選一電路,大家可以放心使用的,很簡(jiǎn)單,也很實(shí)用,希望能有所幫助.

  標(biāo)簽： CASE 電路 家

  上傳時(shí)間： 2016-06-22

  上傳用戶：waizhang

• 這是一個(gè)利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真圖的 請(qǐng)叫站長(zhǎng)聯(lián)系我免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真圖的 請(qǐng)叫站長(zhǎng)聯(lián)系我

  標(biāo)簽： PULL VHDL MAX 全加器

  上傳時(shí)間： 2014-05-31

  上傳用戶：lht618

• 這是用Verilog HDL編好的2選一數(shù)據(jù)選擇器 可以直接使用 沒(méi)有密碼免費(fèi)下載

  資源簡(jiǎn)介：這是用Verilog HDL編好的2選一數(shù)據(jù)選擇器 可以直接使用 沒(méi)有密碼

  標(biāo)簽： Verilog HDL 數(shù)據(jù)選擇器 密碼

  上傳時(shí)間： 2014-01-25

  上傳用戶：pkkkkp

• 程序提供了一種2選1選擇器的算法免費(fèi)下載

  資源簡(jiǎn)介：程序提供了一種2選1選擇器的算法，只需稍加即可改成n選1選擇器。哇！

  標(biāo)簽： 程序 選擇器 算法

  上傳時(shí)間： 2014-01-02

  上傳用戶：ynsnjs

• 設(shè)計(jì)一個(gè)四路數(shù)據(jù)選擇器,其功能是將四組不同的數(shù)據(jù)按要求選擇一個(gè)輸出.輸出的那組數(shù)據(jù)有兩個(gè)控制信號(hào)決定,其真值表如下: 數(shù)據(jù)選擇控制端 輸出的數(shù)據(jù) Input0 Input1 output 0 0 o免費(fèi)下載

  資源簡(jiǎn)介：設(shè)計(jì)一個(gè)四路數(shù)據(jù)選擇器,其功能是將四組不同的數(shù)據(jù)按要求選擇一個(gè)輸出.輸出的那組數(shù)據(jù)有兩個(gè)控制信號(hào)決定,其真值表如下: 數(shù)據(jù)選擇控制端 輸出的數(shù)據(jù) Input0 Input1 output 0 0 output0 0 1 output1 1 0 output 2 1 1 output 3

  標(biāo)簽： Input0 Input1 output 數(shù)據(jù)

  上傳時(shí)間： 2015-01-08

  上傳用戶：6546544

• VHDL的四人搶答器免費(fèi)下載

  資源簡(jiǎn)介：VHDL的四人搶答器，希望對(duì)大家有所幫助啊，

  標(biāo)簽： VHDL 搶答器

  上傳時(shí)間： 2013-12-09

  上傳用戶：極客

• 32位 2選1 選擇器 VHDL語(yǔ)言程序免費(fèi)下載

  資源簡(jiǎn)介：32位 2選1 選擇器 VHDL語(yǔ)言程序

  標(biāo)簽： VHDL 選擇器 語(yǔ)言程序

  上傳時(shí)間： 2017-01-29

  上傳用戶：cazjing

• 介紹了基于VHDL的可編程分頻器在波形發(fā)生器中的應(yīng)用的方法免費(fèi)下載

  資源簡(jiǎn)介：介紹了基于VHDL的可編程分頻器在波形發(fā)生器中的應(yīng)用的方法，利用這一方法， 可使波形頻率在大范圍內(nèi)變化。

  標(biāo)簽： VHDL 可編程分頻器 中的應(yīng)用 波形發(fā)生器

  上傳時(shí)間： 2014-01-08

  上傳用戶：秦莞爾w

• 這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫(xiě)的采用結(jié)構(gòu)化描述的四位全加器免費(fèi)下載

  資源簡(jiǎn)介：這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫(xiě)的采用結(jié)構(gòu)化描述的四位全加器，通過(guò)四次映射一位全加器的方式實(shí)現(xiàn)了四位全加器的功能，并附有數(shù)碼顯示模塊，將全加器的運(yùn)算結(jié)果輸出到數(shù)碼管顯示。

  標(biāo)簽： ISP 編程實(shí)驗(yàn) 獨(dú)立 全加器

  上傳時(shí)間： 2017-01-19

  上傳用戶：1583060504

• 基于地址總線接口的四倍頻編碼器信號(hào)接口的 FPGA實(shí)現(xiàn) Verilog HDL的免費(fèi)下載

  資源簡(jiǎn)介：基于地址總線接口的四倍頻編碼器信號(hào)接口的 FPGA實(shí)現(xiàn) Verilog HDL的

  標(biāo)簽： Verilog FPGA HDL 接口

  上傳時(shí)間： 2014-08-12

  上傳用戶：ayfeixiao

• VHDL實(shí)現(xiàn)四位全加器免費(fèi)下載

  資源簡(jiǎn)介：VHDL實(shí)現(xiàn)四位全加器，適合初學(xué)者，源程序下載

  標(biāo)簽： VHDL 全加器

  上傳時(shí)間： 2013-12-30

  上傳用戶：xsnjzljj

• VHDL的偽隨機(jī)序列發(fā)射器程序免費(fèi)下載

  資源簡(jiǎn)介：VHDL的偽隨機(jī)序列發(fā)射器程序，已經(jīng)過(guò)仿真，仿真正確且能夠成功應(yīng)用

  標(biāo)簽： VHDL 偽隨機(jī)序列 發(fā)射器 程序

  上傳時(shí)間： 2016-06-12

  上傳用戶：牛布牛

• 這是一個(gè)利用MAX PULL 制作的VHDL的四位除法器的程序 如果有需要仿真圖的 請(qǐng)叫站長(zhǎng)聯(lián)系我免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)利用MAX PULL 制作的VHDL的四位除法器的程序 如果有需要仿真圖的 請(qǐng)叫站長(zhǎng)聯(lián)系我

  標(biāo)簽： PULL VHDL MAX 除法器

  上傳時(shí)間： 2016-07-30

  上傳用戶：1159797854

• java 的 fontchoseer（字體選擇器）免費(fèi)下載

  資源簡(jiǎn)介：java 的 fontchoseer（字體選擇器）

  標(biāo)簽： fontchoseer java 字體 選擇器

  上傳時(shí)間： 2013-11-26

  上傳用戶：jing911003

• 計(jì)算機(jī)組成原理實(shí)驗(yàn)（MAX PLUS） 1.ALU設(shè)計(jì) 2.MEM設(shè)計(jì) 3.32位2選1選擇器免費(fèi)下載

  資源簡(jiǎn)介：計(jì)算機(jī)組成原理實(shí)驗(yàn)（MAX PLUS） 1.ALU設(shè)計(jì) 2.MEM設(shè)計(jì) 3.32位2選1選擇器

  標(biāo)簽： 3.32 PLUS MAX ALU

  上傳時(shí)間： 2013-12-18

  上傳用戶：familiarsmile

• 四選一編程語(yǔ)言免費(fèi)下載

  資源簡(jiǎn)介：四選一編程語(yǔ)言，可以自動(dòng)生成四選一器件。

  標(biāo)簽： 編程語(yǔ)言

  上傳時(shí)間： 2017-06-07

  上傳用戶：cainaifa

• VHDL4選1數(shù)據(jù)選擇器免費(fèi)下載

  資源簡(jiǎn)介：VHDL編寫(xiě)的4選一數(shù)據(jù)選擇器 entity mux41a is ?????? port(a,b:in std_logic; ?????? ?????? ?s1,s2,s3,s4:in std_logic; ?????? ?????? ?y: out std_logic); end entity mux41a; archi...

  標(biāo)簽： VHDL 數(shù)據(jù)選擇器

  上傳時(shí)間： 2020-05-15

  上傳用戶：cdga

• 基于FPGA與AD9857的四路DVBC調(diào)制器的設(shè)計(jì).rar免費(fèi)下載

  資源簡(jiǎn)介：隨著數(shù)字時(shí)代的到來(lái)，信息化程度的不斷提高，人們相互之間的信息和數(shù)據(jù)交換日益增加。正交幅度調(diào)制器(QAM Modulator)作為一種高頻譜利用率的數(shù)字調(diào)制方式，在數(shù)字電視廣播、固定寬帶無(wú)線接入、衛(wèi)星通信、數(shù)字微波傳輸?shù)葘拵ㄐ蓬I(lǐng)域得到了廣泛應(yīng)用。 近年來(lái)，...

  標(biāo)簽： FPGA 9857 DVBC

  上傳時(shí)間： 2013-04-24

  上傳用戶：sn2080395

• 八選一模擬開(kāi)關(guān)CD4051參考電路免費(fèi)下載

  資源簡(jiǎn)介：八選一模擬開(kāi)關(guān)CD4051參考電路：以TI公司的模擬開(kāi)關(guān)IC芯片CD4051為核心元件的八選一模擬開(kāi)關(guān)電路設(shè)計(jì)。該設(shè)計(jì)使用了SMA接口用于選通模擬信號(hào)，板子的數(shù)字地與模擬地用0歐磁珠隔離，關(guān)鍵信號(hào)使用弧形走線，以保證信號(hào)質(zhì)量。為了便于單片機(jī)易于驅(qū)動(dòng)CD4051的三個(gè)...

  標(biāo)簽： 模擬開(kāi)關(guān) cd4051 功率放大

  上傳時(shí)間： 2021-10-19

  上傳用戶：bluedrops

• 這是我最近買(mǎi)的一套CPLD開(kāi)發(fā)板VHDL源程序并附上開(kāi)發(fā)板的原理圖,希望對(duì)你是一個(gè)很好的幫助!其中內(nèi)容為:8位優(yōu)先編碼器,乘法器,多路選擇器,二進(jìn)制轉(zhuǎn)BCD碼,加法器,減法器,簡(jiǎn)單狀態(tài)機(jī),四位比較器,免費(fèi)下載

  資源簡(jiǎn)介：這是我最近買(mǎi)的一套CPLD開(kāi)發(fā)板VHDL源程序并附上開(kāi)發(fā)板的原理圖,希望對(duì)你是一個(gè)很好的幫助!其中內(nèi)容為:8位優(yōu)先編碼器,乘法器,多路選擇器,二進(jìn)制轉(zhuǎn)BCD碼,加法器,減法器,簡(jiǎn)單狀態(tài)機(jī),四位比較器,7段數(shù)碼管,i2c總線,lcd液晶顯示,撥碼開(kāi)關(guān),串口,蜂鳴器,矩陣鍵盤(pán),跑...

  標(biāo)簽： CPLD VHDL BCD 開(kāi)發(fā)板

  上傳時(shí)間： 2015-07-23

  上傳用戶：李夢(mèng)晗

• 2選一數(shù)字選擇器 要的慢慢的來(lái)看 現(xiàn)在我都設(shè)計(jì)好了 可以直接調(diào)用就可以免費(fèi)下載

  資源簡(jiǎn)介：2選一數(shù)字選擇器 要的慢慢的來(lái)看 現(xiàn)在我都設(shè)計(jì)好了 可以直接調(diào)用就可以

  標(biāo)簽： 數(shù)字 選擇器

  上傳時(shí)間： 2013-12-05

  上傳用戶：pinksun9

• 2選1多路選擇器的VHDL完整描述免費(fèi)下載

  資源簡(jiǎn)介：2選1多路選擇器的VHDL完整描述，即可以直接綜合出實(shí)現(xiàn)相應(yīng)功能的邏輯電路及其功能器件。圖6-1是此描述對(duì)應(yīng)的邏輯圖或者器件圖

  標(biāo)簽： VHDL 多路 選擇器

  上傳時(shí)間： 2017-01-24

  上傳用戶：源弋弋

• [VHDL經(jīng)典設(shè)計(jì)26例]--在xilinx芯片上調(diào)試通過(guò)--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數(shù)碼顯示譯碼器][05--8位串入并出寄存器][免費(fèi)下載

  資源簡(jiǎn)介：[VHDL經(jīng)典設(shè)計(jì)26例]--在xilinx芯片上調(diào)試通過(guò)--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數(shù)碼顯示譯碼器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--內(nèi)部三態(tài)總線][8--含清零和同步時(shí)鐘使能的4位加法計(jì)數(shù)器][9--數(shù)控分頻器][1...

  標(biāo)簽： xilinx VHDL 01 02

  上傳時(shí)間： 2014-09-06

  上傳用戶：han_zh

• 1. 一秒定時(shí)的實(shí)現(xiàn)。 設(shè)定定時(shí)器每100us中斷一次免費(fèi)下載

  資源簡(jiǎn)介：1. 一秒定時(shí)的實(shí)現(xiàn)。 設(shè)定定時(shí)器每100us中斷一次，在中斷服務(wù)程序中，對(duì)中斷次數(shù)進(jìn)行計(jì)數(shù)，計(jì)數(shù)10000次就是1秒。 2.分、秒的顯示 用四個(gè)數(shù)碼管配合373芯片的鎖存功能就可以完整地顯示分、秒信息。373芯片的片選則需要138芯片的譯碼和04芯片的取反。 3. 調(diào)...

  標(biāo)簽： 100 us 定時(shí) 中斷

  上傳時(shí)間： 2013-12-24

  上傳用戶：wlcaption

• 用VHDL的4x4的數(shù)據(jù)選擇器免費(fèi)下載

  資源簡(jiǎn)介：用VHDL的4x4的數(shù)據(jù)選擇器，在maxplusII下編譯、仿真通過(guò)。是構(gòu)成大型數(shù)字電路的重要部件。適合VHDL初學(xué)者分析學(xué)習(xí)。

  標(biāo)簽： VHDL 4x4 數(shù)據(jù)選擇器

  上傳時(shí)間： 2015-04-13

  上傳用戶：banyou

• 三種方法編寫(xiě)多路選擇器的VHDL源代碼 分別使用if else ,select ,when 語(yǔ)句免費(fèi)下載

  資源簡(jiǎn)介：三種方法編寫(xiě)多路選擇器的VHDL源代碼 分別使用if else ,select ,when 語(yǔ)句

  標(biāo)簽： select VHDL else when

  上傳時(shí)間： 2013-12-24

  上傳用戶：lingzhichao

• 用一位全加器組成四位全加器. 所用語(yǔ)言是Verilog HDL. 主要用在加法器的設(shè)計(jì)中。免費(fèi)下載

  資源簡(jiǎn)介：用一位全加器組成四位全加器. 所用語(yǔ)言是Verilog HDL. 主要用在加法器的設(shè)計(jì)中。

  標(biāo)簽： Verilog HDL 全加器 語(yǔ)言

  上傳時(shí)間： 2015-05-02

  上傳用戶：zukfu

• 單片機(jī)的四位顯示及時(shí)間.單片機(jī)上電復(fù)位后,等待按鍵4啟動(dòng)定時(shí)器0 再次按鍵4,定時(shí)器0停止計(jì)數(shù),進(jìn)入時(shí)分初值設(shè)置狀態(tài),每按一次1鍵,時(shí)加一,每按一次2鍵,分加一免費(fèi)下載

  資源簡(jiǎn)介：單片機(jī)的四位顯示及時(shí)間.單片機(jī)上電復(fù)位后,等待按鍵4啟動(dòng)定時(shí)器0 再次按鍵4,定時(shí)器0停止計(jì)數(shù),進(jìn)入時(shí)分初值設(shè)置狀態(tài),每按一次1鍵,時(shí)加一,每按一次2鍵,分加一

  標(biāo)簽： 單片機(jī) 按鍵 定時(shí)器 上電復(fù)位

  上傳時(shí)間： 2015-06-04

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