運(yùn)用三維全波電磁仿真軟件對(duì)甚低頻T形面型天線(xiàn)進(jìn)行電磁建模和仿真分析計(jì)算，分析了天線(xiàn)的輸入阻抗、有效高度、電容等電氣參數(shù)。在建模時(shí)考慮了鐵塔及不同頂容線(xiàn)模型的影響，并對(duì)有無(wú)鐵塔及不同鐵塔類(lèi)型、以及天線(xiàn)不同形式時(shí)天線(xiàn)的輸入阻抗進(jìn)行對(duì)比分析。
上傳時(shí)間： 2013-10-13
上傳用戶(hù)：LouieWu
為了了解分形技術(shù)中的精細(xì)結(jié)構(gòu)在分形天線(xiàn)的小型化設(shè)計(jì)中，對(duì)分形天線(xiàn)小型化的影響狀況，本文采用對(duì)比的方法，通過(guò)改變Koch分形單極子天線(xiàn)和普通單極子天線(xiàn)的結(jié)構(gòu)參數(shù)，對(duì)比分析了不同的結(jié)構(gòu)參數(shù)下天線(xiàn)上電流分布的仿真結(jié)果，得出的結(jié)論是精細(xì)結(jié)構(gòu)的精細(xì)程度越精細(xì)，分形結(jié)構(gòu)就能夠進(jìn)行越多次數(shù)的分形，分形天線(xiàn)小型化的程度也就越好。
標(biāo)簽： 分形天線(xiàn)
上傳時(shí)間： 2013-11-26
上傳用戶(hù)：YUANQINHUI
粒子群算法是在遺傳算法基礎(chǔ)上發(fā)展起來(lái)的一種新的并行優(yōu)化方法,可用于解決大量非線(xiàn)性、不可微和多峰值的復(fù)雜問(wèn)題。與遺傳算法不同的是,粒子群算法中的粒子有記憶功能,整個(gè)搜索過(guò)程是跟隨當(dāng)前最優(yōu)粒子的過(guò)程,因此在大多數(shù)情況下,所有的粒子可能更快的收斂于最優(yōu)解。而且粒子群算法理論簡(jiǎn)單,參數(shù)少,因此其應(yīng)用更為廣泛。文中把粒子群算法用于陣列天線(xiàn)的波束賦形,結(jié)果表明粒子群算法在對(duì)天線(xiàn)形狀進(jìn)行設(shè)計(jì)方面有很好的發(fā)展前景。
標(biāo)簽： 粒子群算法 波束賦形 陣列天線(xiàn)
上傳時(shí)間： 2013-11-14
上傳用戶(hù)：lz4v4
心形流水燈C51源程序 32位流水燈
上傳時(shí)間： 2014-12-31
上傳用戶(hù)：windgate
PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：?jiǎn)巍㈦p層板之各層線(xiàn)路；多層板之上、下兩層線(xiàn)路及內(nèi)層走線(xiàn)皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱(chēng)為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線(xiàn)13. Grid : 佈線(xiàn)時(shí)的走線(xiàn)格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過(guò)貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時(shí)間： 2013-11-17
上傳用戶(hù)：cjf0304
U盤(pán)不顯示盤(pán)符
上傳時(shí)間： 2013-12-26
上傳用戶(hù)：1595690
編譯原理的一個(gè)題目：算符優(yōu)先分析
上傳時(shí)間： 2013-12-20
上傳用戶(hù)：CSUSheep
分形圖 龍
標(biāo)簽： 分形
上傳時(shí)間： 2014-11-22
上傳用戶(hù)：小寶愛(ài)考拉
分形圖制作兩例
標(biāo)簽： 分形
上傳時(shí)間： 2014-11-18
上傳用戶(hù)：guanliya
最優(yōu)控制中單純形表格法和梯度法
上傳時(shí)間： 2015-01-08
上傳用戶(hù)：woshiayin
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