多功能EDA仿真/教學實驗系統(tǒng)產(chǎn)品簡介北京普立華電子科技有限公司研發(fā)部提供核心模塊-單片機系統(tǒng)核心模塊－CPLD核心模塊－FP
標簽： EDA 多功能 仿真 教學實驗系統(tǒng)
上傳時間： 2013-05-26
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SmartSOPC 多功能教學實驗開發(fā)平臺――產(chǎn)品特性及技術(shù)參數(shù)概述：SmartSOPC 多功能教學實驗開發(fā)平臺集眾多種功能于一體，是SOPC
標簽： SmartSOPC 多功能 教學實驗 開發(fā)平臺
上傳時間： 2013-06-07
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數(shù)控系統(tǒng)在工礦領(lǐng)域已得到廣泛應(yīng)用，計算機數(shù)控系統(tǒng)通過對數(shù)字化信息的處理和運算，并轉(zhuǎn)化成脈沖信號，實現(xiàn)對步進電機的控制，進而控制數(shù)控機床動作和零件加工。隨著嵌入式技術(shù)的發(fā)展，我們可以設(shè)計規(guī)模更小，成本更低，功能更特定的嵌入式系統(tǒng)來完成傳統(tǒng)計算機數(shù)控系統(tǒng)所完成的工作。 步進電機以其精度高、控制靈活、定位準確、起停迅速、工作可靠、能直接接受數(shù)字信號的特點，成為數(shù)控系統(tǒng)中的重要執(zhí)行部件。然而根據(jù)步進電機的特性，必須要采取適當而有效的升降速控制策略，特別是在多電機連動的系統(tǒng)中，對多個電機連動的速度控制和脈沖分配也很值得研究。在本文中作者將介紹一種三軸連動的速度控制和脈沖分配的優(yōu)化算法，以及其在基于FPGA和ARM配合的高速數(shù)控雕刻機控制系統(tǒng)中的實現(xiàn)。 在本文中還可以看見，為了減小本系統(tǒng)中主控MCU的壓力，作者還將利用FPGA來設(shè)計一個針對多電機連動的速度控制和脈沖分配優(yōu)化算法的外圍定制控制器。 最終實驗結(jié)果表明，作者所提出的優(yōu)化算法及其在本系統(tǒng)的實現(xiàn)方案，完全達到客戶所提出的高速數(shù)控雕刻機控制系統(tǒng)的各項設(shè)計性能指標。
上傳時間： 2013-07-02
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自適應(yīng)濾波器的硬件實現(xiàn)一直是自適應(yīng)信號處理領(lǐng)域研究的熱點。隨著電子技術(shù)的發(fā)展，數(shù)字系統(tǒng)功能越來越強大，對器件的響應(yīng)速度也提出更高的要求。 本文針對用通用DSP 芯片實現(xiàn)的自適應(yīng)濾波器處理速度低和用HDL語言編寫底層代碼用FPGA實現(xiàn)的自適應(yīng)濾波器開發(fā)效率低的缺點，提出了一種基于DSP Builder系統(tǒng)建模的設(shè)計方法。以隨機2FSK信號作為研究對象，首先在matlab上編寫了LMS去噪自適應(yīng)濾波器的點M文件，改變自適應(yīng)參數(shù)，進行了一系列的仿真，對算法迭代步長、濾波器的階數(shù)與收斂速度和濾波精度進行了研究，得出了最佳自適應(yīng)參數(shù)，即迭代步長μ=0.0057，濾波器階數(shù)m=8，為硬件實現(xiàn)提供了參考。 然后，利用最新DSP Builder工具建立了基于LMS算法的8階2FSK信號去噪自適應(yīng)濾波器的模型，結(jié)合多種EDA工具，在EPFlOKl00EQC208-1器件上設(shè)計出了最高數(shù)據(jù)處理速度為36.63MHz的8階LMS自適應(yīng)濾波器，其速度是文獻[3]通過編寫底層VHDL代碼設(shè)計的8階自適應(yīng)濾波器數(shù)據(jù)處理速度7倍多，是文獻[50]采用DSP通用處理器TMS320C54X設(shè)計的8階自適應(yīng)濾波器處理速度25倍多，開發(fā)效率和器件性能都得到了大大地提高，這種全新的設(shè)計理念與設(shè)計方法是EDA技術(shù)的前沿與發(fā)展方向。 最后，采用異步FIFO技術(shù)，設(shè)計了高速采樣自適應(yīng)濾波系統(tǒng)，完成了對雙通道AD器件AD9238與自適應(yīng)濾波器的高速匹配控制，在QuartusⅡ上進行了仿真，給出了系統(tǒng)硬件實現(xiàn)的原理框圖，并將采樣濾波控制器與異步FIF0集成到同一芯片上，既能有效降低高頻可能引起的干擾又降低了系統(tǒng)的成本。
標簽： FPGA 高速采樣 自適應(yīng)濾波
上傳時間： 2013-06-01
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本文的主要研究內(nèi)容是利用FPGA平臺實現(xiàn)以太網(wǎng)絡(luò)接口。 首先，對論文的大致內(nèi)容和組織結(jié)構(gòu)做了簡要介紹，并且比較分析了目前比較流行的網(wǎng)絡(luò)接口實現(xiàn)的三種方法，并以此為基礎(chǔ)提出了本文中重點介紹的基于FPGA 的網(wǎng)絡(luò)接口實現(xiàn)方法。 其次，介紹采用以FPGA 做為主控芯片控制8019AS 網(wǎng)絡(luò)控制芯片來實現(xiàn)從網(wǎng)絡(luò)上接收數(shù)據(jù)幀的功能。FPGA 需要在上電時完成對于8019AS的初始化設(shè)置。在接收和發(fā)送數(shù)據(jù)報文時，對相應(yīng)的寄存器進行控制和操作以完成網(wǎng)絡(luò)數(shù)據(jù)幀的接收。對FPGA 與8019AS 之間的接口實現(xiàn)進行了詳細的描述。 最后，介紹了在FPGA 內(nèi)部對于接收到的網(wǎng)絡(luò)數(shù)據(jù)幀進行TCP/IP協(xié)議分析的具體過程和實現(xiàn)方法。分別詳細介紹了接收模塊、發(fā)送模塊以及其中子模塊具體功能和實現(xiàn)方法。說明了模塊之間相互觸發(fā)的具體關(guān)系。現(xiàn)有的網(wǎng)絡(luò)接口一般是采用MCU 或者ARM 等專用控制芯片來實現(xiàn)的，而此次課題以FPGA 作為主控芯片來實現(xiàn)網(wǎng)絡(luò)接口以及部分TCP/IP 協(xié)議分析是一個創(chuàng)意。而且由于FPGA 多管腳可以靈活配置，也使得系統(tǒng)的可擴展性有了很大的提高。
標簽： FPGA 以太網(wǎng)絡(luò) 接口的設(shè)計
上傳時間： 2013-06-09
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隨著ASIC設(shè)計規(guī)模的增長，功能驗證已成為整個開發(fā)周期的瓶頸。傳統(tǒng)的基于軟件模擬和硬件仿真的邏輯驗證方法已難以滿足應(yīng)用的要求，基于FPGA組的原型驗證方法能有效縮短系統(tǒng)的開發(fā)周期，可提供更快更全面的驗證。由于FPGA芯片容量的增加跟不上ASIC設(shè)計規(guī)模的增長，單芯片已無法容納整個設(shè)計，所以常常需要對設(shè)計進行邏輯分割，將子邏輯塊映射到FPGA陣列中。 本文對邏輯驗證系統(tǒng)的可配置互連結(jié)構(gòu)和ASIC邏輯分割算法進行了深入的研究，提出了FPGA陣列的非對稱可配置互連結(jié)構(gòu)。與現(xiàn)有的對稱互連結(jié)構(gòu)相比，該結(jié)構(gòu)能提供更多的互連通道，可實現(xiàn)對I/O數(shù)量、電平類型和互連路徑的靈活配置。 本文對邏輯分割算法進行了較深入的研究。針對現(xiàn)有的兩類分割算法存在的不足，提出并實現(xiàn)了基于設(shè)計模塊的邏輯分割算法，該算法有三個重要特征：1)基于設(shè)計代碼；2)以模塊作為邏輯分割的最小單位；3)使用模塊資源信息指導(dǎo)邏輯分割過程，避免了設(shè)計分割過程的盲目性，簡化了邏輯分割過程。 本文還對并行邏輯分割方法進行了研究，提出了兩種基于不同任務(wù)分配策略的并行分割算法，并對其進行了模擬和性能分析；驗證了采用并行方案對ASIC邏輯進行分割和映射的可行性。 最后基于改進的芯片互連結(jié)構(gòu)，使用原型系統(tǒng)驗證方法對某一大規(guī)模ASIC設(shè)計進行了邏輯分割和功能驗證。實驗結(jié)果表明，使用改進后的FPGA陣列互連結(jié)構(gòu)可以更方便和快捷地實現(xiàn)ASIC設(shè)計的分割和驗證，不但能顯著提高芯片間互連路徑的利用率，而且能給邏輯分割乃至整個驗證過程提供更好的支持，滿足現(xiàn)在和將來大規(guī)模ASIC邏輯驗證的需求。
上傳時間： 2013-06-12
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本文首先研究了常規(guī)的數(shù)據(jù)采集的方法，針對由單片機構(gòu)成的數(shù)據(jù)采集系統(tǒng)數(shù)據(jù)處理能力弱的問題提出了基于現(xiàn)場可編程門陣列(FieldProgrammableGateArray,FPGA)為邏輯控制芯片對三片A/D芯片進行控制的遠程多路數(shù)據(jù)采集的解決方案。 本文利用VisualBasic編寫串口通信程序，通過串行端口向FPGA數(shù)據(jù)采集板發(fā)送數(shù)據(jù)采集的參數(shù)指令,FPGA數(shù)據(jù)采集板接受指令后進行現(xiàn)場數(shù)據(jù)采集，并通過串行通信將數(shù)據(jù)發(fā)送到PC機，在通信過程中完全遵守RS-232協(xié)議，具有較強的通用性和推廣價值。然后本文重點介紹了該采集系統(tǒng)的硬件設(shè)計原理和軟件設(shè)計框架，實現(xiàn)實時嵌入式微機數(shù)據(jù)采集系統(tǒng)的軟件和硬件設(shè)計方法，將部分軟件的功能改由硬件實現(xiàn)，從邏輯上大大簡化了嵌入式軟件的設(shè)計。
標簽： FPGA WEB 遠程 多路數(shù)據(jù)采集
上傳時間： 2013-04-24
上傳用戶：yaohe123
本文首先研究了常規(guī)的數(shù)據(jù)采集的方法，針對由單片機構(gòu)成的數(shù)據(jù)采集系統(tǒng)數(shù)據(jù)處理能力弱的問題提出了基于現(xiàn)場可編程門陣列(FieldProgrammableGateArray,FPGA)為邏輯控制芯片對三片A/D芯片進行控制的遠程多路數(shù)據(jù)采集的解決方案。 本文利用VisualBasic編寫串口通信程序，通過串行端口向FPGA數(shù)據(jù)采集板發(fā)送數(shù)據(jù)采集的參數(shù)指令,FPGA數(shù)據(jù)采集板接受指令后進行現(xiàn)場數(shù)據(jù)采集，并通過串行通信將數(shù)據(jù)發(fā)送到PC機，在通信過程中完全遵守RS-232協(xié)議，具有較強的通用性和推廣價值。然后本文重點介紹了該采集系統(tǒng)的硬件設(shè)計原理和軟件設(shè)計框架，實現(xiàn)實時嵌入式微機數(shù)據(jù)采集系統(tǒng)的軟件和硬件設(shè)計方法，將部分軟件的功能改由硬件實現(xiàn)，從邏輯上大大簡化了嵌入式軟件的設(shè)計。
標簽： FPGA WEB 遠程 多路數(shù)據(jù)采集
上傳時間： 2013-05-30
上傳用戶：1193169035
當前，在系統(tǒng)級互連設(shè)計中高速串行I/O技術(shù)迅速取代傳統(tǒng)的并行I/O技術(shù)正成為業(yè)界趨勢。人們已經(jīng)意識到串行I/O“潮流”是不可避免的，因為在高于1Gbps的速度下，并行I/O方案已經(jīng)達到了物理極限，不能再提供可靠和經(jīng)濟的信號同步方法。基于串行I/O的設(shè)計帶來許多傳統(tǒng)并行方法所無法提供的優(yōu)點，包括：更少的器件引腳、更低的電路板空間要求、減少印刷電路板（PCB）層數(shù)、PCB布局布線更容易、接頭更小、EMI更少，而且抵抗噪聲的能力也更好。高速串行I/O技術(shù)正被越來越廣泛地應(yīng)用于各種系統(tǒng)設(shè)計中，包括PC、消費電子、海量存儲、服務(wù)器、通信網(wǎng)絡(luò)、工業(yè)計算和控制、測試設(shè)備等。迄今業(yè)界已經(jīng)發(fā)展出了多種串行系統(tǒng)接口標準，如PCI Express、串行RapidIO、InfiniBand、千兆以太網(wǎng)、10G以太網(wǎng)XAUI、串行ATA等等。 Aurora協(xié)議是為私有上層協(xié)議或標準上層協(xié)議提供透明接口的串行互連協(xié)議，它允許任何數(shù)據(jù)分組通過Aurora協(xié)議封裝并在芯片間、電路板間甚至機箱間傳輸。Aurora鏈路層協(xié)議在物理層采用千兆位串行技術(shù)，每物理通道的傳輸波特率可從622Mbps擴展到3.125Gbps。Aurora還可將1至16個物理通道綁定在一起形成一個虛擬鏈路。16個通道綁定而成的虛擬鏈路可提供50Gbps的傳輸波特率和最大40Gbps的全雙工數(shù)據(jù)傳輸速率。Aurora可優(yōu)化支持范圍廣泛的應(yīng)用，如太位級路由器和交換機、遠程接入交換機、HDTV廣播系統(tǒng)、分布式服務(wù)器和存儲子系統(tǒng)等需要極高數(shù)據(jù)傳輸速率的應(yīng)用。 傳統(tǒng)的標準背板如VME總線和CompactPCI總線都是采用并行總線方式。然而對帶寬需求的不斷增加使新興的高速串行總線背板正在逐漸取代傳統(tǒng)的并行總線背板。現(xiàn)在，高速串行背板速率普遍從622Mbps到3.125Gbps，甚至超過10Gbps。AdvancedTCA（先進電信計算架構(gòu)）正是在這種背景下作為新一代的標準背板平臺被提出并得到快速的發(fā)展。它由PCI工業(yè)計算機制造商協(xié)會（PICMG）開發(fā)，其主要目的是定義一種開放的通信和計算架構(gòu)，使它們能被方便而迅速地集成，滿足高性能系統(tǒng)業(yè)務(wù)的要求。ATCA作為標準串行總線結(jié)構(gòu)，支持高速互聯(lián)、不同背板拓撲、高信號密度、標準機械與電氣特性、足夠步線長度等特性，滿足當前和未來高系統(tǒng)帶寬的要求。 采用FPGA設(shè)計高速串行接口將為設(shè)計帶來巨大的靈活性和可擴展能力。Xilinx Virtex-IIPro系列FPGA芯片內(nèi)置了最多24個RocketIO收發(fā)器，提供從622Mbps到3.125Gbps的數(shù)據(jù)速率并支持所有新興的高速串行I/O接口標準。結(jié)合其強大的邏輯處理能力、豐富的IP核心支持和內(nèi)置PowerPC處理器，為企業(yè)從并行連接向串行連接的過渡提供了一個理想的連接平臺。 本文論述了采用Xilinx Virtex-IIPro FPGA設(shè)計傳輸速率為2.5Gbps的高速串行背板接口，該背板接口完全符合PICMG3.0規(guī)范。本文對串行高速通道技術(shù)的發(fā)展背景、現(xiàn)狀及應(yīng)用進行了簡要的介紹和分析，詳細分析了所涉及到的主要技術(shù)包括線路編解碼、控制字符、逗點檢測、擾碼、時鐘校正、通道綁定、預(yù)加重等。同時對AdvancedTCA規(guī)范以及Aurora鏈路層協(xié)議進行了分析， 并在此基礎(chǔ)上給出了FPGA的設(shè)計方法。最后介紹了基于Virtex-IIPro FPGA的ATCA接口板和MultiBERT設(shè)計工具，可在標準ATCA機框內(nèi)完成單通道速率為2.5Gbps的全網(wǎng)格互聯(lián)。
上傳時間： 2013-05-29
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隨著現(xiàn)代雷達技術(shù)的不斷發(fā)展,電子偵察設(shè)備面臨電磁環(huán)境日益復(fù)雜多變,發(fā)展寬帶化、數(shù)字化、多功能、軟件化的電子偵察設(shè)備已是一項重要的任務(wù).然而,目前的寬帶A/D與后續(xù)DSP之間的工作速率總有一到兩個數(shù)量級的差別,二者之間的瓶頸成為電子偵察系統(tǒng)數(shù)字化的最大障礙.通信領(lǐng)域軟件無線電的成功應(yīng)用為電子偵察系統(tǒng)的發(fā)展提供了一種理想模式.另一方面,微電子技術(shù)的快速發(fā)展,以及FPGA的廣泛應(yīng)用,在很大程度上影響了數(shù)字電路的設(shè)計與開發(fā).這也為解決高速A/D與DSP處理能力之間的矛盾提供了一種有效的解決方法.為了解決寬帶A/D與后續(xù)DSP之間的瓶頸問題,本文給出了一種基于多相濾波的寬帶數(shù)字下變頻結(jié)構(gòu),并從軟件無線電原理出發(fā),從理論推導(dǎo)和計算機仿真兩方面對該結(jié)構(gòu)進行了驗證,并進一步給出該結(jié)構(gòu)改進方案以及改進的多相濾波數(shù)字下變頻結(jié)構(gòu)的硬件實現(xiàn)方法.本文將多相濾波下變頻的并行結(jié)構(gòu)應(yīng)用到數(shù)字下變頻電路中,并在后繼的混頻模塊中也采用并行混頻的方式來實現(xiàn),不僅在一定程度上解決了二者之間的瓶頸問題,同時也大大提高了實時處理速度.經(jīng)過多相濾波下變頻處理后的數(shù)據(jù),在速率和數(shù)據(jù)量上都有大幅減少,達到了現(xiàn)有通用DSP器件處理能力的要求.另外,本人還用FPGA設(shè)計了實驗電路,利用微機串口,與實驗?zāi)繕税暹M行控制和數(shù)據(jù)交換.利用FPGA的在線編程特性,可以方便靈活的對各種實現(xiàn)方法加以驗證和比較.
上傳時間： 2013-07-13
上傳用戶：華華123
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