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失真

基于H.264的網絡視頻監控的FPGA實現研究

隨著科學技術的發展與公共安全保障需求的提高，視頻監控系統在工業生產、日常生活、警備與軍事方面的應用越來越廣泛。采用基于 FPGA 的SOPC技術、H．264壓縮編碼技術和網絡傳輸控制技術實現網絡視頻監控系統，在穩定性、功能、成本與擴展性等方面都有著突出的優勢，具有重要的學術意義與實用意義，本課題所設計的網絡視頻監控系統由以Nios Ⅱ為核心的嵌入式圖像服務器、相關網絡設備與若干PC機客戶端組成。嵌入式圖像服務器實時采集圖像，采用H．264 編碼算法進行壓縮，并持續監聽網絡。PC機客戶端可通過網絡對服務器進行遠程訪問，接收編碼數據，使用H．264解碼算法重建圖像并實時顯示，使監控人員有效地掌握現場情況，在嵌入式圖像服務器設計階段，本文首先進行了芯片選型與開發平臺選擇。然后構建圖像采集子系統，采用雙緩存乒乓交換的方法設計圖像采集用戶自定義模塊。接著設計雙Nios Ⅱ架構的SOPC系統，闡述了雙軟核設計中定制連接、內存芯片共享、數據搬移、通信與互斥的解決方法。同時完成了網絡服務器的設計，采用μC/OS-Ⅱ進行多任務的管理與調度， H．264視頻壓縮編解碼算法設計與實現是本文的重點。文中首先分析H．264．標準，規劃編解碼器結構。接著設計了16×16幀內預測算法，并設計宏塊掃描方式，采用兩次判決策略進行預測模式選擇。然后設計4×4子塊掃描方式，編寫整數變換與量化算法程序。熵編碼采用Exp-Golomb編碼與CAVLC相結合的方案，針對除拖尾系數之外的非零系數值編碼子算法，實現了一種基于表示范圍判別的編碼方法。最后設計了網絡傳輸的碼流組成格式，并針對編碼算法設計相應解碼算法。使用VC++完成算法驗證，并進行測試，觀察不同參數下壓縮率與失真度的變化。算法驗證完成后，本文進行了PC機客戶端設計，使其具有遠程訪問、H．264解碼與實時顯示的功能。同時將H．264 編碼算法程序移植到NiosⅡ中，并將嵌入式圖像服務器與若干客戶端接入網絡進行聯合調試，構建完整的網絡視頻監控系統，實驗結果表明，本系統視頻壓縮率高，監控圖像質量良好，充分證明了系統軟硬件與圖像編解碼算法設計成功。本系統具有成本低、擴展性好及適用范圍廣等優點，發展前景十分廣闊。

標簽： FPGA 264 網絡視頻監控實現研究

上傳時間： 2013-08-03

上傳用戶：88mao
JPEG2000標準中算術編碼的FPGA設計與碼率控制算法的研究

JPEG2000是由ISO/ITU-T組織下的IECJTC1/SC29/WG1小組制定的下一代靜止圖像壓縮標準，其優良的壓縮特性使得它將具有廣泛的應用領域。JPEG2000算法非常復雜，圖像編碼過程占用了大量的處理器時間開銷和內存開銷，因而通過對JPEG2000算法進行優化并采用硬件電路來實現JPEG2000標準的部分或全部內容，對加快編碼速度從而擴展其應用領域有重要的意義。本文的研究主要包括兩方面的內容，其一是JPEG2000算術編碼器算法的研究與硬件設計，其二是JPEG2000碼率控制算法的研究與優化算法的設計。在研究算術編碼器過程中，首先研究了JPEG2000中基于上下文的MQ算術編碼器的編碼原理和編碼流程，之后采用有限狀態機和二級流水線技術，并在不影響關鍵路徑的情況下通過對算術編碼步驟優化采用硬件描述語言對算術編碼器進行了設計，并通過了功能仿真與綜合。實驗證明該設計不但編碼速度快，而且流水線短，硬件設計的復雜度低且易于控制。在研究碼率控制算法過程中，首先結合率失真理論建立了算法的數學模型，并驗證了該算法的有效性，之后深入分析了該數學模型的實現流程，找出影響算法效率的關鍵路徑。在對算法優化時采用黃金分割點算法代替原來的二分查找法，并使用了碼塊R-D斜率最值記憶和碼率誤差控制算法。實驗證明，采用優化算法在增加少量系統資源的情況下使得計算效率提高了60％以上。之后，分析了率失真理論與JPEG2000中PCRD-opt算法的具體實現，又提出了一種失真更低的比特分配方案，即按照“失真/碼長”值從大到小通道編碼順序進行編碼，通過對該算法的仿真驗證，得出在固定碼率條件下新算法將產生更少的失真。

標簽： JPEG 2000 FPGA 標準

上傳時間： 2013-07-13

上傳用戶：long14578
帶碼率控制的近無損圖像壓縮

數字圖像的壓縮是解決圖像數據量大、存儲和傳輸困難的基本措施。圖像壓縮的方法很多，一般可分為有損壓縮和無損壓縮兩大類。有損壓縮允許一定程度的信息丟失，在滿足實際應用的條件下能夠取得較高的壓縮比；無損壓縮不允許信息丟失，但是壓縮比難以提高。在醫學圖像、遙感圖像等應用領域，對于圖像的壓縮比和失真度都有著較高要求，因此需要采用近無損壓縮的方法。近無損壓縮是有損壓縮和無損壓縮的一個折衷，允許一定的失真，能夠獲得高保真還原圖像的同時，得到比無損壓縮更高的壓縮比。 JPEG-LS是連續色調靜止圖像無損和近無損壓縮的國際標準，算法復雜度低，壓縮性能優越，但是JPEG-LS對不同圖像壓縮時壓縮比不可控制。本文在研究JPEG-LS近無損圖像壓縮算法的基礎上，針對具體應用背景，提出了一種基于塊的近無損壓縮方法。進一步利用圖像局部紋理特性分析，對不同特性的區域容忍不同的信息丟失程度，實現了對圖像壓縮的碼率控制。針對某工程應用中的具體要求，我們以FPGA為平臺，采用Verilog HDL語言對改進算法進行了硬件實現。實驗結果證明，這種基于塊的具有碼率控制的近無損圖像壓縮算法，在實現較為精確的碼率控制的同時，能夠獲得較高的還原圖像質量，而且硬件實現復雜度低，能夠滿足對圖像的實時壓縮要求。

標簽： 碼率控制圖像壓縮

上傳時間： 2013-06-18

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基于FPGA的逆變器的研制

現場可編程門陣列器件(FPGA)是一種新型集成電路，可以將眾多的控制功能模塊集成為一體，具有集成度高、實用性強、高性價比、便于開發等優點，因而具有廣泛的應用前景。單相全橋逆變器是逆變器的一種基本拓撲結構，對它的研究可以為三相逆變器研究提供參考，因此對單相全橋逆變器的分析有著重要的意義。本文研制了一種基于FPGA的SPWM數字控制器，并將其應用于單相逆變器進行了試驗研究。主要研究內容包括：SPWM數字控制系統軟件設計以及逆變器硬件電路設計，并對試驗中發現的問題進行了深入分析，提出了相應的解決方案和減小波形失真的措施。在硬件設計方面，首先對雙極性／單極性正弦脈寬調制技術進行分析，選用適合高頻設計的雙極性調制。其次，詳細分析死區效應，采用通過判斷輸出電壓電流之間的相位角預測橋臂電流極性方向，超前補償波形失真的方案。最后，采用電壓反饋實時檢測技術，對PWM進行動態調整。在控制系統軟件設計方面，采用FPGA自上而下的設計方法，對其控制系統進行了功能劃分，完成了DDS標準正弦波發生器、三角波發生器、SPWM產生器以及加入死區補償的PWM發生器、電流極性判斷(零點判斷模塊和延時模塊)和反饋等模塊的設計。針對仿真和實驗中的毛刺現象，分析其產生機理，給出常用的解決措施，改進了系統性能。

標簽： FPGA 逆變器

上傳時間： 2013-07-06

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基于FPGA的ADC并行測試方法研究

高性能ADC產品的出現，給混合信號測試領域帶來前所未有的挑戰。并行ADC測試方案實現了多個ADC測試過程的并行化和實時化，減少了單個ADC的平均測試時間，從而降低ADC測試成本。本文實現了基于FPGA的ADC并行測試方法。在閱讀相關文獻的基礎上，總結了常用ADC參數測試方法和測試流程。使用FPGA實現時域參數評估算法和頻域參數評估算法，并對2個ADC在不同樣本數條件下進行并行測試。　　本研究通過在FPGA內部實現ADC測試時域算法和頻域算法相結合的方法來搭建測試系統，完成了音頻編解碼器WM8731L的控制模式接口、音頻數據接口、ADC測試時域算法和頻域算法的FPGA實現。整個測試系統使用Angilent33220A任意信號發生器提供模擬激勵信號，共用一個FPGA內部實現的采樣時鐘控制模塊。并行測試系統將WM8731.L片內的兩個獨立ADC的串行輸出數據分流成左右兩通道，并對其進行串并轉換。然后對左右兩個通道分別配置一個FFT算法模塊和時域算法模塊，并行地實現了ADC參數的評估算法。在樣本數分別為128和4096的實驗條件下，對WM8731L片內2個被測.ADC并行地進行參數評估，被測參數包括增益GAIN、偏移量OFFSET、信噪比SNR、信號與噪聲諧波失真比SINAD、總諧波失真THD等5個常用參數。實驗結果表明，通過在FPGA內配置2個獨立的參數計算模塊，可并行地實現對2個相同ADC的參數評估，減小單個ADC的平均測試時間。FPGA片內實時評估算法的實現節省了測試樣本傳輸至自動測試機PC端的時間。而且只需將HDL代碼多次復制，就可實現多個被測ADC在同一時刻并行地被評估，配置靈活。基于FPGA的ADC并行測試方法易于實現，具有可行性，但由于噪聲的影響，測試精度有待進一步提高。該方法可用于自動測試機的混合信號選項卡或測試子系統。

標簽： FPGA ADC 并行測試方法研究

上傳時間： 2013-06-07

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LM386

LM386是一種音頻集成功放，具有自身功耗低、電壓增益可調整、電源電壓范圍大、外接元件少和總諧波失真小等優點的功率放大器，廣泛應用于錄音機和收音機之中。

標簽： 386 LM

上傳時間： 2013-07-31

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雙聲道功放電路圖_自制音箱電路設計

TDA1521是荷蘭飛利浦公司設計的低失真度及高穩度的芯片。其中的參數為：TDA1521在電壓為±16V、阻抗為8Ω時，輸出功率為2×15W，此時的失真僅為0.5％。輸入阻抗20KΩ, 輸入靈敏度600mV,信噪比達到85dB。其電路設有等待、靜噪狀態，具有過熱保護，低失調電壓高紋波抑制，而且熱阻極低，具有極佳的高頻解析力和低頻力度。其音色通透純正，低音力度豐滿厚實，高音清亮明快，很有電子管的韻味。

標簽： 雙聲道功放電路圖音箱電路設計

上傳時間： 2013-07-04

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數字頻率合成 (DDS) 技術的基本原理

摘要：介紹了直接數字頻率合成 (DDS) 技術的基本原理，給出了基于Altera公司FPGA器件的一個三相正弦信號發生器的設計方案，同時給出了其軟件程序和仿真結果。仿真結果表明：該方法生成的三相正弦信號具有對稱性好、波形失真小、頻率精度高等優點，且輸出頻率可調。\r\n關鍵詞：直接數字頻率合成；現場可編程門陣列；FPGA；三相正弦信號

標簽： DDS 數字頻率合成

上傳時間： 2013-08-14

上傳用戶：kernor
AD8397軌到軌、高輸出電流放大器

AD8397內置兩個電壓反饋型運算放大器，能夠以出色的線性度驅動高負載。共發射極、軌到軌輸出級的輸出電壓能力優于典型射隨輸出級，驅動25 負載時擺幅可以達到任一供電軌的0.5 V范圍以內。低失真、高輸出電流和寬輸出動態范圍使AD8397特別適合要求高負載上大信號擺幅的應用。

標簽： 8397 AD 軌到軌放大器

上傳時間： 2013-12-22

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電子設計大賽：波形合成與分解（包含所有電路圖講解、程序代碼）（853594759）

全國大學生電子設計（課題：波形的合成與分解） 1 任務設計制作一個具有產生多個不同頻率的正弦信號，并將這些信號再合成為近似方波和三角波功能的電路。系統示意圖如圖1所示： 2要求 2.1 方波振蕩器的信號經分頻與濾波處理，同時產生頻率為1kHz和3kHz與5kHz的正弦波信號，這三種信號應具有確定的相位關系；產生的信號波形無明顯失真；幅度峰峰值分別為6V與2V和1.2V； 2.2制作一個由移相器和加法器構成的信號合成電路，將產生的1kHz和3kHz正弦波信號，作為基波和3次諧波，合成一個近似方波，波形幅度為5V，合成波形的形狀如圖2所示。圖2 利用基波和3次諧波合成的近似方波 2.3 再用5kHz的正弦信號作為5次諧波，參與信號合成，使合成的波形更接近于方波，波形幅度為5V； 2.4根據三角波諧波的組成關系，設計一個新的信號合成電路，將產生的1kHz、3kHz、5kHz各個正弦信號，合成一個近似的三角波形，波形幅度為5V； 2.5合成波形的幅度與直流電平能數字設置和數控步進可調，步進值為0.5V和0.05V； 2.6設計制作一個能對各個正弦信號的幅度進行測量和數字顯示的電路，測量誤差不大于?5％； 2要求 2.1 方波振蕩器的信號經分頻與濾波處理，同時產生頻率為1kHz和3kHz與5kHz的正弦波信號，這三種信號應具有確定的相位關系；產生的信號波形無明顯失真；幅度峰峰值分別為6V與2V和1.2V； 2.2制作一個由移相器和加法器構成的信號合成電路，將產生的1kHz和3kHz正弦波信號，作為基波和3次諧波，合成一個近似方波，波形幅度為5V，合成波形的形狀如圖2所示。圖2 利用基波和3次諧波合成的近似方波 2.3 再用5kHz的正弦信號作為5次諧波，參與信號合成，使合成的波形更接近于方波，波形幅度為5V； 2.4根據三角波諧波的組成關系，設計一個新的信號合成電路，將產生的1kHz、3kHz、5kHz各個正弦信號，合成一個近似的三角波形，波形幅度為5V； 2.5合成波形的幅度與直流電平能數字設置和數控步進可調，步進值為0.5V和0.05V； 2.6設計制作一個能對各個正弦信號的幅度進行測量和數字顯示的電路，測量誤差不大于?5％； 2要求 2.1 方波振蕩器的信號經分頻與濾波處理，同時產生頻率為1kHz和3kHz與5kHz的正弦波信號，這三種信號應具有確定的相位關系；產生的信號波形無明顯失真；幅度峰峰值分別為6V與2V和1.2V； 2.2制作一個由移相器和加法器構成的信號合成電路，將產生的1kHz和3kHz正弦波信號，作為基波和3次諧波，合成一個近似方波，波形幅度為5V，合成波形的形狀如圖2所示。圖2 利用基波和3次諧波合成的近似方波 2.3 再用5kHz的正弦信號作為5次諧波，參與信號合成，使合成的波形更接近于方波，波形幅度為5V； 2.4根據三角波諧波的組成關系，設計一個新的信號合成電路，將產生的1kHz、3kHz、5kHz各個正弦信號，合成一個近似的三角波形，波形幅度為5V； 2.5合成波形的幅度與直流電平能數字設置和數控步進可調，步進值為0.5V和0.05V； 2.6設計制作一個能對各個正弦信號的幅度進行測量和數字顯示的電路，測量誤差不大于?5％； 2要求 2.1 方波振蕩器的信號經分頻與濾波處理，同時產生頻率為1kHz和3kHz與5kHz的正弦波信號，這三種信號應具有確定的相位關系；產生的信號波形無明顯失真；幅度峰峰值分別為6V與2V和1.2V； 2.2制作一個由移相器和加法器構成的信號合成電路，將產生的1kHz和3kHz正弦波信號，作為基波和3次諧波，合成一個近似方波，波形幅度為5V，合成波形的形狀如圖2所示。圖2 利用基波和3次諧波合成的近似方波 2.3 再用5kHz的正弦信號作為5次諧波，參與信號合成，使合成的波形更接近于方波，波形幅度為5V； 2.4根據三角波諧波的組成關系，設計一個新的信號合成電路，將產生的1kHz、3kHz、5kHz各個正弦信號，合成一個近似的三角波形，波形幅度為5V； 2.5合成波形的幅度與直流電平能數字設置和數控步進可調，步進值為0.5V和0.05V； 2.6設計制作一個能對各個正弦信號的幅度進行測量和數字顯示的電路，測量誤差不大于?5％；一起學習交流 QQ:853594759

標簽： 853594759 電子設計大賽波形合成分解

上傳時間： 2013-10-11

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