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失真

PROTEUS的電路及單片機系統設計與仿真[1].part3.rar

本書分為基礎篇與應用篇兩部分。基礎篇講述軟件的使用，包括電子線路部分與單片機部分。電子線路部分介紹了如何使用PROTEUS軟件分析模擬電路、數字電路及模數混合電路，包括模擬與數字激勵信號的編輯、各種分析（如瞬態分析、傅里葉分析、交直流參數掃描分析、直流工作點分析、失真分析、噪聲分析、傳輸函數分析和音頻響應分析等）的物理意義及方法；單片機部分詳細說明了如何使用該軟件設計與仿真單片機系統，包括利用軟件自帶的編譯器編譯程序和利用第三方工具編譯程序。應用篇通過多個實例說明了PROTEUS在模擬電路、數字電路及單片機電路設計中的應用，包括題目、技術指標、系統方案、單元電路設計、軟件流程、源程序、調試方法及步驟、測試結果與PCB制板等

標簽： PROTEUS part 電路

上傳時間： 2013-06-08

上傳用戶：fsypc
PROTEUS的電路及單片機系統設計與仿真[1].part4.rar

本書分為基礎篇與應用篇兩部分。基礎篇講述軟件的使用，包括電子線路部分與單片機部分。電子線路部分介紹了如何使用PROTEUS軟件分析模擬電路、數字電路及模數混合電路，包括模擬與數字激勵信號的編輯、各種分析（如瞬態分析、傅里葉分析、交直流參數掃描分析、直流工作點分析、失真分析、噪聲分析、傳輸函數分析和音頻響應分析等）的物理意義及方法；單片機部分詳細說明了如何使用該軟件設計與仿真單片機系統，包括利用軟件自帶的編譯器編譯程序和利用第三方工具編譯程序。應用篇通過多個實例說明了PROTEUS在模擬電路、數字電路及單片機電路設計中的應用，包括題目、技術指標、系統方案、單元電路設計、軟件流程、源程序、調試方法及步驟、測試結果與PCB制板等

標簽： PROTEUS part 電路

上傳時間： 2013-05-30

上傳用戶：bcjtao
PROTEUS的電路及單片機系統設計與仿真[1].part5.rar

本書分為基礎篇與應用篇兩部分。基礎篇講述軟件的使用，包括電子線路部分與單片機部分。電子線路部分介紹了如何使用PROTEUS軟件分析模擬電路、數字電路及模數混合電路，包括模擬與數字激勵信號的編輯、各種分析（如瞬態分析、傅里葉分析、交直流參數掃描分析、直流工作點分析、失真分析、噪聲分析、傳輸函數分析和音頻響應分析等）的物理意義及方法；單片機部分詳細說明了如何使用該軟件設計與仿真單片機系統，包括利用軟件自帶的編譯器編譯程序和利用第三方工具編譯程序。應用篇通過多個實例說明了PROTEUS在模擬電路、數字電路及單片機電路設計中的應用，包括題目、技術指標、系統方案、單元電路設計、軟件流程、源程序、調試方法及步驟、測試結果與PCB制板等

標簽： PROTEUS part 電路

上傳時間： 2013-06-19

上傳用戶：gtf1207
射頻功率放大器及其線性化方法研究.rar

射頻功率放大器存在于各種現代無線通信系統的末端，所以射頻功率放大器性能的優劣直接影響到整個通信系統的性能指標。如何在兼顧效率的前提下提高功放的線性度是近年來國內外的研究熱點，在射頻功率放大器的設計過程中這是非常重要的問題。作為發射機末端的重要模塊，射頻功率放大器的主要任務是給負載天線提供一定功率的發射信號，因此射頻功率放大器一般都工作在大信號條件下。所以設計射頻功率放大器時，器件的選型和設計方式都和一般的小信號放大器不同，尤其在寬帶射頻功率放大器的設計過程中，由于工作頻帶很寬，且要綜合考慮線性度和效率問題，所以射頻功率放大器的設計難度很大。本文設計了一個工作頻帶為30-108MHz，增益為25dB的寬帶射頻功率放大器。由于工作頻帶較寬，輸出功率較大，線性度要求高；所以在實際的過程中采用了寬帶匹配，功率回退等技術來達到最終的設計目標。本文首先介紹了關于射頻功率放大器的一些基礎理論，包括器件在射頻段的工作模型，使用傳輸線變壓器實現阻抗變換的基本原理，S參數等，這些是設計射頻功率放大器的基本理論依據。然后本文描述了射頻功率放大器非線性失真產生的原因，在此基礎上介紹了幾種線性化技術并做出比較。然后本文介紹了射頻功率放大器的主要技術指標并提出一種具體的設計方案，最后利用ADS軟件對設計方案進行了仿真。仿真過程包括兩個步驟，首先是進行直流仿真來確定功放管的靜態工作點，然后進行功率增益即S21的仿真并達到設計要求。

標簽： 射頻功率放大器線性方法研究

上傳時間： 2013-07-28

上傳用戶：gtf1207
射頻與微波功率放大器設計.rar

本書主要闡述設計射頻與微波功率放大器所需的理論、方法、設計技巧，以及將分析計算與計算機輔助設計相結合的優化設計方法。這些方法提高了設計效率，縮短了設計周期。本書內容覆蓋非線性電路設計方法、非線性主動設備建模、阻抗匹配、功率合成器、阻抗變換器、定向耦合器、高效率的功率放大器設計、寬帶功率放大器及通信系統中的功率放大器設計。　本書適合從事射頻與微波動功率放大器設計的工程師、研究人員及高校相關專業的師生閱讀。作者簡介 Andrei Grebennikov是M／A—COM TYCO電子部門首席理論設計工程師，他曾經任教于澳大利亞Linz大學、新加坡微電子學院、莫斯科通信和信息技術大學。他目前正在講授研究班課程，在該班上，本書作為國際微波年會論文集。目錄第1章　雙口網絡參數　1.1　傳統的網絡參數　1.2　散射參數　1.3　雙口網絡參數間轉換　1.4　雙口網絡的互相連接　1.5　實際的雙口電路　　1.5.1　單元件網絡　　1.5.2　π形和T形網絡　1.6　具有公共端口的三口網絡　1.7　傳輸線　參考文獻第2章　非線性電路設計方法　2.1　頻域分析　　2.1.1　三角恒等式法　　2.1.2　分段線性近似法　　2.1.3　貝塞爾函數法　2.2　時域分析　2.3　NewtOn.Raphscm算法　2.4　準線性法　2.5　諧波平衡法　參考文獻第3章　非線性有源器件模型　3.1　功率MOSFET管　　3.1.1　小信號等效電路　　3.1.2　等效電路元件的確定　　3.1.3　非線性I—V模型　　3.1.4　非線性C.V模型　　3.1.5　電荷守恒　　3.1.6　柵一源電阻　　3.1.7　溫度依賴性　3.2　GaAs MESFET和HEMT管　　3.2.1　小信號等效電路　　3.2.2　等效電路元件的確定　　3.2.3　CIJrtice平方非線性模型　　3.2.4　Curtice.Ettenberg立方非線性模型　　3.2.5　Materka—Kacprzak非線性模型　　3.2.6　Raytheon(Statz等)非線性模型　　3.2.7　rrriQuint非線性模型　　3.2.8　Chalmers(Angek)v)非線性模型　　3.2.9　IAF(Bemth)非線性模型　　3.2.10　模型選擇　3.3　BJT和HBT汀管　　3.3.1　小信號等效電路　　3.3.2　等效電路中元件的確定　　3.3.3　本征z形電路與T形電路拓撲之間的等效互換　　3.3.4　非線性雙極器件模型　參考文獻第4章　阻抗匹配　4.1　主要原理　4.2　Smith圓圖　4.3　集中參數的匹配　　4.3.1　雙極UHF功率放大器　　4.3.2　M0SFET VHF高功率放大器　4.4　使用傳輸線匹配　　4.4.1　窄帶功率放大器設計　　4.4.2　寬帶高功率放大器設計　4.5　傳輸線類型　　4.5.1　同軸線　　4.5.2　帶狀線　　4.5.3　微帶線　　4.5.4　槽線　　4.5.5　共面波導　參考文獻第5章　功率合成器、阻抗變換器和定向耦合器　5.1　基本特性　5.2　三口網絡　5.3　四口網絡　5.4　同軸電纜變換器和合成器　5.5　wilkinson功率分配器　5.6　微波混合橋　5.7　耦合線定向耦合器　參考文獻第6章　功率放大器設計基礎　6.1　主要特性　6.2　增益和穩定性　6.3　穩定電路技術　　6.3.1　BJT潛在不穩定的頻域　　6.3.2　MOSFET潛在不穩定的頻域　　6.3.3　一些穩定電路的例子　6.4　線性度　6.5　基本的工作類別：A、AB、B和C類　6.6　直流偏置　6.7　推挽放大器　6.8　RF和微波功率放大器的實際外形　參考文獻第7章　高效率功率放大器設計　7.1　B類過激勵　7.2　F類電路設計　7.3　逆F類　7.4　具有并聯電容的E類　7.5　具有并聯電路的E類　7.6　具有傳輸線的E類　7.7　寬帶E類電路設計　7.8　實際的高效率RF和微波功率放大器　參考文獻第8章寬帶功率放大器　8.1　Bode—Fan0準則　8.2　具有集中元件的匹配網絡　8.3　使用混合集中和分布元件的匹配網絡　8.4　具有傳輸線的匹配網絡　　8.5　有耗匹配網絡　8.6　實際設計一瞥　參考文獻第9章　通信系統中的功率放大器設計　9.1　Kahn包絡分離和恢復技術　9.2　包絡跟蹤　9.3　異相功率放大器　9.4　Doherty功率放大器方案　9.5　開關模式和雙途徑功率放大器　9.6　前饋線性化技術　9.7　預失真線性化技術　9.8　手持機應用的單片cMOS和HBT功率放大器　參考文獻

標簽： 射頻微波功率放大器設計

上傳時間： 2013-04-24

上傳用戶：W51631
1KHZ標準正弦信號發生電路.rar

實用1KHZ標準正弦信號發生電路-本電路簡潔，信號失真度小。輸出電壓可調。已在功放測試儀上大批使用。

標簽： 1KHZ 標準發生電路

上傳時間： 2013-06-28

上傳用戶：Killerboo
基于USB和FPGA技術的高性能數據采集模塊的設計與實現.rar

本文提出了一種基于USB和FPGA的高性能數據采集模塊USB12016(USB總線，A/D垂直分辨率為12位，存儲容量為16兆)的軟硬件設計與實現方法。該數據采集卡包括模擬輸入、A/D轉換、數據緩存、FPGA控制電路和USB總線接口等，在一張卡上實現了8通道模擬信號調理、采集、處理，并可實現多卡同步觸發采集，具有高精度，低噪聲，低失真和測試信號范圍寬的特點。USB12016配有系統驅動控制程序軟件，在Windows9X/2000版本的操作平臺下運行，控制面板完全是虛擬儀器軟面板，圖形化界面十分友好。USB12016是USB接口技術、FPGA技術和嵌入式技術融為一體的結晶，已成功應用于軍事測控領域。

標簽： FPGA USB 性能

上傳時間： 2013-06-12

上傳用戶：CETM008
基于FPGA的ADC并行測試方法研究.rar

高性能ADC產品的出現，給混合信號測試領域帶來前所未有的挑戰。并行ADC測試方案實現了多個ADC測試過程的并行化和實時化，減少了單個ADC的平均測試時間，從而降低ADC測試成本。本文實現了基于FPGA的ADC并行測試方法。在閱讀相關文獻的基礎上，總結了常用ADC參數測試方法和測試流程。使用FPGA實現時域參數評估算法和頻域參數評估算法，并對2個ADC在不同樣本數條件下進行并行測試。通過在FPGA內部實現ADC測試時域算法和頻域算法相結合的方法來搭建測試系統，完成音頻編解碼器WM8731L的控制模式接口、音頻數據接口、ADC測試時域算法和頻域算法的FPGA實現。整個測試系統使用Angilent 33220A任意信號發生器提供模擬激勵信號，共用一個FPGA內部實現的采樣時鐘控制模塊。并行測試系統將WM8731.L片內的兩個獨立ADC的串行輸出數據分流成左右兩通道，并對其進行串并轉換。然后對左右兩個通道分別配置一個FFT算法模塊和時域算法模塊，并行地實現了ADC參數的評估算法。在樣本數分別為128和4096的實驗條件下，對WM8731L片內2個被測.ADC并行地進行參數評估，被測參數包括增益GAIN、偏移量OFFSET、信噪比SNR、信號與噪聲諧波失真比SINAD、總諧波失真THD等5個常用參數。實驗結果表明，通過在FPGA內配置2個獨立的參數計算模塊，可并行地實現對2個相同ADC的參數評估，減小單個ADC的平均測試時間。 FPGA片內實時評估算法的實現節省了測試樣本傳輸至自動測試機PC端的時間。而且只需將HDL代碼多次復制，就可實現多個被測ADC在同一時刻并行地被評估，配置靈活。基于FPGA的ADC并行測試方法易于實現，具有可行性，但由于噪聲的影響，測試精度有待進一步提高。該方法可用于自動測試機的混合信號選項卡或測試子系統。關鍵詞：ADC測試；并行；參數評估；FPGA；FFT

標簽： FPGA ADC 并行測試

上傳時間： 2013-07-11

上傳用戶：tdyoung
DVB系統信道編碼的研究與FPGA實現.rar

數字圖像通信的最廣泛的應用就是數字電視廣播系統，與以往的模擬電視業務相比，數字電視在節省頻譜資源、提高節目質量方面帶來了一場新的革命，而與此對應的DVB（Digital Video Broadcasting）標準的建立更是加速了數字電視廣播系統的大規模應用。DVB標準選定MPEG—2標準作為音頻及視頻的編碼壓縮方式，隨后對MPEG—2碼流進行打包形成TS流（transport stream），進行多個傳輸流復用，最后通過不同媒介進行傳輸。在DVB標準的傳輸系統中，無論是衛星傳輸，電纜傳輸還是地面傳輸，為了保障圖像質量，使數字節目在傳輸過程中避免出現因受到各種信道噪聲干擾而出現失真的現象，都采用了信道編碼的方式來保護傳輸數據。信道編碼是數字通信系統中一個必需的、重要的環節。信道編碼設計方案的優劣決定了DVB系統的成功與否，本文重點研究了DVB系統中的信道編碼算法及其FPGA實現方案，主要進行了如下幾項工作： 1）介紹了DVB系統信道編碼的基本概念及特點，深入研究了DVB標準中信道編碼部分的關鍵技術，并針對每個信道編碼模塊進行工作原理分析、算法分析。 2）根據DVB信道編碼的特點，重點對信道編碼中四個模塊，包括擾碼、RS編碼、卷積交織編碼和卷積編碼的FPGA硬件實現算法進行了比較詳細的分析，并闡述了每個模塊及QPSK調制的設計方案及實現模塊功能的程序流程。 3）在RS（204，188）編碼過程中，利用有限域常數乘法器的特點，對編碼器進行了優化，在很大程度上提高了編碼效率，卷積交織器部分采用RAM移位法，實現起來更為簡單且節省了FPGA器件內部資源。 4）設計以Altera公司的QuartusⅡ為開發平臺，利用FPGA芯片EP1C6Q240C8完成了信道編碼各模塊及QPSK調制的硬件實現，通過Verilog HDL描述和時序仿真來驗證算法的可行性，并給出系統設計中減少毛刺的方法，使系統更為穩定。最終的系統仿真結果表明該系統工作穩定，達到了DVB系統信道編碼設計的要求。

標簽： FPGA DVB

上傳時間： 2013-06-26

上傳用戶：allen-zhao123
基于FPGA的RS255，223編解碼器的高速并行實現.rar

隨著信息時代的到來，用戶對數據保護和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號經信道傳輸后，到達接收端不可避免地會受到干擾而出現信號失真。因此需要采用差錯控制技術來檢測和糾正由信道失真引起的信息傳輸錯誤。RS（Reed—Solomon）碼是差錯控制領域中一類重要的線性分組碼，由于它編解碼結構相對固定，性能強，不但可以糾正隨機差錯，而且對突發錯誤的糾錯能力也很強，被廣泛應用在數字通信、數據存儲系統中，以滿足對數據傳輸通道可靠性的要求。因此設計一款高性能的RS編解碼器不但具有很大的應用意義，而且具有相當大的經濟價值。本文首先介紹了線形分組碼及其子碼循環碼、BCH碼的基礎理論知識，重點介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進行，接著介紹了有限域的有關理論。基于RS碼傳統的單倍結構，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實現。其中編碼器基于傳統的線性反饋移位寄存器除法電路并進行八倍并行擴展，譯碼器關鍵方程求解模塊基于修正的歐幾里德算法設計了一種便于硬件實現的脈動關鍵方程求解結構，其他模塊均采用九倍并行實現。由于進行了超前運算、流水線及并行處理，使編解碼的數據吞吐量大為提高，同時延時更小。本論文設計了C++仿真平臺，并與HDL代碼結果進行了對比驗證。Verilog HDL代碼經過modelsim仿真驗證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進行綜合驗證以及靜態時序分析，綜合軟件為QUATURSⅡ V8．0。驗證及測試表明，本設計在滿足編解碼基本功能的基礎上，能夠實現數據的高吞吐量和低延時傳輸，達到性能指標要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實現方面的研究成果，具有通用性、可移植性，有一定的理論及經濟價值。

標簽： FPGA 255 223

上傳時間： 2013-04-24

上傳用戶：思琦琦