本文件包是在MAX+plus II 軟件環(huán)境下實(shí)現(xiàn)全加器的邏輯功能
標(biāo)簽： plus MAX II 軟件環(huán)境
上傳時(shí)間： 2016-01-09
上傳用戶：jing911003
Vigenere加密算法的小程序,可以實(shí)現(xiàn)字符的加解密
標(biāo)簽： Vigenere 加密算法 程序 字符
上傳時(shí)間： 2013-12-23
上傳用戶：yt1993410
2級流水線實(shí)現(xiàn)的8位全加器的VHDL代碼，適用于altera系列的FPGA/CPLD
標(biāo)簽： VHDL 流水線 8位 全加器
上傳時(shí)間： 2014-06-15
上傳用戶：zhanditian
全加器，使用宏功能模塊，并附有波形仿真圖
標(biāo)簽： 全加器
上傳時(shí)間： 2016-02-03
上傳用戶：waitingfy
四位全加器，VHDL語言，max+plusII平臺做的
上傳時(shí)間： 2016-02-17
上傳用戶：xz85592677
四位全加器語言描述是以文本方式上傳的，呵呵，希望大家有幫助
標(biāo)簽： 全加器 語言 方式
上傳時(shí)間： 2014-01-26
上傳用戶：siguazgb
全加器,有半加器和或門組成.元件例化語句.
標(biāo)簽： 全加器 元件 半加器 或門
上傳時(shí)間： 2013-12-27
上傳用戶：13188549192
verilog語言中 testbencch編寫-仿真工具綜合工具使用-全加器實(shí)例講解
標(biāo)簽： testbencch verilog 語言 編寫
上傳時(shí)間： 2013-12-18
上傳用戶：gmh1314
三位全加器的源代碼，和測試代碼，用Verilog HDL實(shí)現(xiàn)的！
標(biāo)簽： 全加器 源代碼
上傳時(shí)間： 2013-12-22
上傳用戶：erkuizhang
這是一個(gè)4位全加器，用一個(gè)1位半價(jià)做的一位全加，然后做成的四位半加。
上傳時(shí)間： 2016-04-30
上傳用戶：上善若水
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