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一個用VHDL語言編寫的全加器，是數字電路EDA設計的一個例子，可能不太特別，但是應該可以用一下的。
標簽： VHDL 語言 編寫 全加器
上傳時間： 2014-10-29
上傳用戶：ayfeixiao
fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器
標簽： vhd fulladder adder multi
上傳時間： 2015-09-03
上傳用戶：上善若水
4位全加器原碼，包括仿真碼和4位計數器碼。
標簽： 全加器
上傳時間： 2015-09-25
上傳用戶：a673761058
用VHDL設計一個4位二進制并行半加器，要求將被加數、加數和加法運算和用動態掃描的方式共陰數碼管一同時顯示出
標簽： VHDL 二進制 并行 半加器
上傳時間： 2014-11-24
上傳用戶：haohaoxuexi
用模式匹配和字符傳解析器分析代碼,能區分關鍵字,標識符,數字
標簽： 分 模式匹配 字符 代碼
上傳時間： 2014-01-25
上傳用戶：epson850
可編程視頻字符選加芯片μPD6450及應用.pdf
標簽： 6450 PD 可編程
上傳時間： 2013-12-29
上傳用戶：朗朗乾坤
用匯編寫的字符按鍵查看器，能看到每個字符的ＡＳＣＩＩ碼用ＳＣＡＮ碼
標簽： 匯編 字符 按鍵
上傳時間： 2013-12-16
上傳用戶：shus521
上傳時間： 2015-11-01
上傳用戶：lwwhust
由寄存器,全加器,移位寄存器,計數器,觸發器和門電路構成補碼一位除法器,將開關設定的補碼形式出現的除數,被除數存入相應寄存器中.能用單脈沖按步演示運算全過程.
標簽： 寄存器 補碼 全加器 單脈沖
上傳時間： 2013-12-24
上傳用戶：bjgaofei
本文件包是在MAX+plus II 軟件環境下實現半加器的邏輯功能
標簽： plus MAX II 軟件環境
上傳時間： 2014-01-15
上傳用戶：磊子226
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