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基于CPLD/FPGA的十六位乘法器的VHDL實現
標簽： CPLD FPGA VHDL 十六位
上傳時間： 2013-12-16
上傳用戶：qq1604324866
18bit的booth乘法器 采用booth2編碼 Wallace壓縮樹 以及超前進位結合進位選擇的36bit高性能加法器
標簽： bit Wallace booth2 booth
上傳時間： 2017-01-13
上傳用戶：firstbyte
VHDL乘法器 四輸入 四輸出的代碼設計
標簽： VHDL 乘法器 輸入 代碼設計
上傳時間： 2017-01-14
上傳用戶：jyycc
其乘法器原理是：乘法通過逐項移位相加原理來實現，從被乘數的最低位開始，若為1，則乘數左移后與上一次的和相加；若為0，左移后以全零相加，直至被乘數的最高位
標簽： 乘法器 乘法 移位
上傳時間： 2013-12-24
上傳用戶：大融融rr
RS(204,188)譯碼器的設計 異步FIFO設計 偽隨即序列應用設計 CORDIC數字計算機的設計 CIC的設計 除法器的設計 加羅華域的乘法器設計
標簽： CORDIC FIFO 204 188
上傳時間： 2017-01-24
上傳用戶：縹緲
VHDL：用狀態機的方法實現一個8位乘法器
標簽： VHDL 8位 狀態 乘法器
上傳時間： 2017-01-25
上傳用戶：cccole0605
由verilog編寫的乘法器，通過兩個文件的調用實現。由于子模塊的調用使得程序簡化了許多。
標簽： verilog 編寫 乘法器
上傳時間： 2014-08-29
上傳用戶：luopoguixiong
用xilinx寫的vhdl乘法器。是二進制的兩位乘法器。里面含有代碼和電路圖。
標簽： xilinx vhdl 乘法器 二進制
上傳時間： 2014-01-10
上傳用戶：xiaoyunyun
純組合邏輯構成的乘法器雖然工作速度比較快，但過于占用硬件資源，難以實現寬位乘法器，基于PLD器件外接ROM九九表的乘法器則無法構成單片系統，也不實用。這里介紹由八位加法器構成的以時序邏輯方式設計的八位乘法器，具有一定的實用價值，而且由FPGA構成實驗系統后，可以很容易的用ASIC大型集成芯片來完成，性價比高，可操作性強。
標簽： 組合邏輯 乘法器 比較 速度
上傳時間： 2017-02-03
上傳用戶：xzt
乘法器 所占資源很少 很好的一個乘法器 史書上的一個例子 說得很好啊
標簽： 乘法器 資源
上傳時間： 2014-11-26
上傳用戶：bruce
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