verilog實(shí)現(xiàn)的奇數(shù)分頻器 針對(duì)任何規(guī)模的奇數(shù)分頻
標(biāo)簽： verilog 分頻器 分頻 模
上傳時(shí)間： 2017-06-19
上傳用戶：GavinNeko
分別用分頻比交錯(cuò)法及累加器分頻法完成非整數(shù)分頻器設(shè)計(jì)。
標(biāo)簽： 分頻 分 累加器 整數(shù)
上傳時(shí)間： 2014-01-01
上傳用戶：shus521
用FPGA仿真實(shí)現(xiàn)數(shù)控分頻器，完整的工程文件
標(biāo)簽： FPGA 仿真實(shí)現(xiàn) 數(shù)控 分頻器
上傳時(shí)間： 2014-06-18
上傳用戶：dyctj
此文件為EDA的8位分頻器，但可以用于不同位分頻器，如：1位到10位等，用Quartus軟件來(lái)，以文件VHD格式編譯即可
標(biāo)簽： EDA 8位 分頻器
上傳時(shí)間： 2013-12-25
上傳用戶：003030
基于Quartus II的數(shù)控分頻器的項(xiàng)目設(shè)計(jì)，實(shí)現(xiàn)對(duì)時(shí)鐘信號(hào)的任意進(jìn)制分頻，包含了項(xiàng)目文件和VHDL源代碼
標(biāo)簽： Quartus 數(shù)控 分頻器 項(xiàng)目設(shè)計(jì)
上傳時(shí)間： 2017-07-18
上傳用戶：yangbo69
VHDL語(yǔ)言的高頻時(shí)鐘分頻模塊。一種新的分頻器實(shí)現(xiàn)方法。
標(biāo)簽： VHDL 語(yǔ)言 分頻 模塊
上傳時(shí)間： 2017-07-21
上傳用戶：cylnpy
二進(jìn)位的補(bǔ)數(shù)產(chǎn)生器，將輸入的數(shù)0 1交換再加1，內(nèi)附範(fàn)例的輸入檔。
標(biāo)簽：
上傳時(shí)間： 2013-12-17
上傳用戶：ZJX5201314
VHDL程序來(lái)讓蜂鳴器發(fā)出音樂(lè)的聲音 這種電路設(shè)計(jì)要分好幾個(gè)模塊 主要思路是用ROM記錄樂(lè)譜 然后用分頻器分頻 還有就是用計(jì)數(shù)器讀取樂(lè)譜 另外還可以擴(kuò)展 使其顯示音符 這是一個(gè)做好了的 就是ROM沒(méi)填譜
標(biāo)簽： VHDL ROM 程序 電路設(shè)計(jì)
上傳時(shí)間： 2017-08-03
上傳用戶：ruan2570406
自己做的VHDL交通燈控制器；分頻器、信號(hào)控制器、時(shí)鐘模塊；EDA； 通過(guò)了仿真、運(yùn)行。時(shí)間可以設(shè)置為隨意的兩位數(shù).
標(biāo)簽： VHDL EDA 交通燈控制器 分頻器
上傳時(shí)間： 2017-08-10
上傳用戶：ghostparker
基于VDHL的38譯碼器的實(shí)現(xiàn)與58分頻器的實(shí)現(xiàn) FPGA主芯片：CycloneII EP2C35F672C6
標(biāo)簽： CycloneII VDHL FPGA 672C
上傳時(shí)間： 2014-01-17
上傳用戶：banyou
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