常用串行EEPROM的編程應用，SPI總線(Serial Peripheral Interface串行外圍設備接口總線)是三線式的串行總線，是由摩托羅拉公司所研發，使用三線進行數據傳輸，分別是SCK時鐘引腳，SI數據輸入引腳和SO數據輸出引腳。
標簽： EEPROM 串行 編程應用
上傳時間： 2013-12-21
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注意：只有C代碼。串行驅動led顯示，一個74hc595位移寄存器驅動三極管驅動led位，兩個74hc595驅動led段，方式位5位x8段x2=10個數碼管5分頻，每次掃描時間位1.25ms
標簽： led C代碼 串行驅動
上傳時間： 2017-04-19
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中文摘要 通用串行總線USB 是PC 體系中的一套全新的工業標準它支持單 個主機與多個外設同時進行數據交換 論文首先會介紹USB 的體系結構和特點包括總線特征協議定義 傳輸方式和電源管理等等這部分內容會使USB 開發者和用戶對USB 有一 個整體的認識 接下來論文會討論USB 系統的一般開發方法和技術特點分設備端硬 件設備端軟件和主機端軟件三個部分 然后論文會介紹幾個USB 項目的研發過程和技術細節包括USB 手寫 識別輸入系統USB 通用設備開發平臺USB 安全鑰和USB 在線編程設備等 等論文會詳細介紹USB 設備的硬件和軟件開發的技術細節包括USB 設 備協議棧的編寫方法同時也會討論在Windows 98 下開發USB 內核驅動程 序和用戶應用程序的一般方法 論文最后還會介紹Motorola 的一些相關開發技術主要是在線編程技 術 論文對廣大的USB 設備開發人員和技術人員具備較高的參考價值可 以幫助他們盡快掌握USB 設備的特點以及硬件電路設計和軟件編程中的 注意事項 關鍵字通用串行總線 微控制器 協議棧 設備驅動程序 在線編 程
標簽： USB 通用串行總線 工業標準 主機
上傳時間： 2017-05-17
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并串轉換器：將并行輸入的信號以串行方式輸出，這里要注意需先對時鐘進行分頻，用得到的低頻信號控制時序，有利于觀察結果（可以通過L燈觀察結果）
標簽： 轉換器 并行 信號 串行方式
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基于USB的串行通信軟硬件設計
標簽： USB 串行通信 軟硬件設計
上傳時間： 2013-08-04
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電磁場計算中的時域有限差分法（王常清） pdf版
標簽： 電磁場計算 時域 有限差分
上傳時間： 2013-04-15
專輯類-微波相關專輯-共31冊-341M 電磁場計算中的時域有限差分法（王常清）-382頁-12.3M-pdf版.pdf
標簽： M-pdf 12.3 382
上傳時間： 2013-04-24
上傳用戶：liuxiaojie
專輯類-數字處理及顯示技術專輯-106冊-9138M 基于USB的串行通信軟硬件設計-41頁-0.8M.pdf
標簽： USB 0.8 41
上傳時間： 2013-07-19
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現代社會信息量爆炸式增長，由于網絡、多媒體等新技術的發展，用戶對帶寬和速度的需求快速增加。并行傳輸技術由于時鐘抖動和偏移，以及PCB布線的困難，使得傳輸速率的進一步提升面臨設計的極限；而高速串行通信技術憑借其帶寬大、抗干擾性強和接口簡單等優勢，正迅速取代傳統的并行技術，成為業界的主流。 本論文針對目前比較流行并且有很大發展潛力的兩種高速串行接口電路——高速鏈路口和Rocket I/O進行研究，并以Xilinx公司最新款的Virtex-5 FPGA為研究平臺進行仿真設計。本論文的主要工作是以某低成本相控陣雷達信號處理機為設計平臺，在其中的一塊信號處理板上，進行了基于LVDS(Low VoltageDifferential Signal)技術的高速LinkPort(鏈路口)設計和基于CML(Current ModeLogic)技術的Rocket I/O高速串行接口設計。首先在FPGA的軟件中進行程序設計和功能、時序的仿真，當仿真驗證通過之后，重點是在硬件平臺上進行調試。硬件調試驗證的方法是將DSP TS201的鏈路口功能與在FPGA中的模擬高速鏈路口相連接，進行數據的互相傳送，接收和發送的數據相同，證明了高速鏈路口設計的正確性。并且在硬件調試時對Rocket IO GTP收發器進行回環設計，經過回環之后接收到的數據與發送的數據相同，證明了Rocket I/O高速串行接口設計的正確性。
標簽： FPGA 高速串行 接口模塊
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國家863項目“飛行控制計算機系統FC通信卡研制”的任務是研究設計符合CPCI總線標準的FC通信卡。本課題是這個項目的進一步引伸，用于設計SCI串行通信接口，以實現環上多計算機系統間的高速串行通信。 本文以此項目為背景，對基于FPGA的SCI串行通信接口進行研究與實現。論文先概述SCI協議，接著對SCI串行通信接口的兩個模塊：SCI節點模型模塊和CPCI總線接口模塊的功能和實現進行了詳細的論述。 SCI節模型包含Aurora收發模塊、中斷進程、旁路FIFO、接受和發送存儲器、地址解碼、MUX。在SCI節點模型的實現上，利用FPGA內嵌的RocketIO高速串行收發器實現主機之間的高速串行通信，并利用Aurora IP核實現了Aurora鏈路層協議；設計一個同步FIFO實現旁路FIFO；利用FPGA上的塊RAM實現發送和接收存儲器；中斷進程、地址解碼和多路復合分別在控制邏輯中實現。 CPCI總線接口包括PCI核、PCI核的配置模塊以及用戶邏輯三個部分。本課題中，采用FPGA+PCI軟核的方法來實現CPCI總線接口。PCI核作為PCI總線與用戶邏輯之間的橋梁：PCI核的配置模塊負責對PCI核進行配置，得到用戶需要的PCI核；用戶邏輯模塊負責實現整個通信接口具體的內部邏輯功能；并引入中斷機制來提高SCI通信接口與主機之間數據交換的速率。 設計選用硬件描述語言VerilogHDL和VHDL，在開發工具Xilinx ISE7.1中完成整個系統的設計、綜合、布局布線，利用Modelsim進行功能及時序仿真，使用DriverWorks為SCI串行通信接口編寫WinXP下的驅動程序，用VC++6.0編寫相應的測試應用程序。最后，將FPGA設計下載到FC通信卡中運行，并利用ISE內嵌的ChipScope Pro虛擬邏輯分析儀對設計進行驗證，運行結果正常。 文章最后分析傳輸性能上的原因，指出工作中的不足之處和需要進一步完善的地方。
標簽： FPGA SCI 串行通信接口
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