<center id="ksqo2"></center>
<input id="ksqo2"></input>
項(xiàng)目的研究?jī)?nèi)容是對(duì)硅微諧振式加速度計(jì)的數(shù)據(jù)采集電路開(kāi)展研究工作。硅微諧振式加速度計(jì)敏感結(jié)構(gòu)輸出的是兩路差分的頻率信號(hào)，因此硅微諧振式加速度計(jì)數(shù)據(jù)采集電路完成的主要任務(wù)是測(cè)出兩路頻率信號(hào)的差值。測(cè)量要求是：實(shí)現(xiàn)10ms內(nèi)對(duì)中心諧振頻率為20kHz、標(biāo)度因數(shù)為100Hz/g、量程為±50g、分辨率為1mg的硅微諧振式加速度計(jì)輸出的頻率信號(hào)的測(cè)量，等效測(cè)量誤差為±1mg。電路的控制核心為單片機(jī)，具有串行接口以便將測(cè)量結(jié)果傳送給PC機(jī)從而分析、保存測(cè)量結(jié)果。 按研究?jī)?nèi)容設(shè)計(jì)了軟硬件。軟件采用多周期同步法實(shí)現(xiàn)高精度，快速度的頻率測(cè)量方案，并使用CPLD編程實(shí)現(xiàn)，這也是最難的地方。硬件采用現(xiàn)在流行的3.3V供電系統(tǒng)，選用EPM240T100C5N和較為實(shí)用的AVR單片機(jī)芯片Atmega64L，對(duì)應(yīng)3.3V供電系統(tǒng)，串行接口使用MAX3232。 最后完成了PCB板的制作，經(jīng)反復(fù)調(diào)試后得到了非常好的效果。采集的數(shù)據(jù)滿(mǎn)足項(xiàng)目研究?jī)?nèi)容中的要求，當(dāng)提高有源晶振的頻率時(shí)，精度有大大提高了，此時(shí)已遠(yuǎn)遠(yuǎn)滿(mǎn)足了項(xiàng)目中高精度，快速度測(cè)量的要求。另外，采用MFC編程編寫(xiě)了上位機(jī)的數(shù)據(jù)接收和數(shù)據(jù)處理專(zhuān)用軟件，集數(shù)據(jù)采集，運(yùn)算，作圖，保存功能于一體。 此為上位機(jī)程序部分
標(biāo)簽： 硅微 加速度計(jì) 諧振式 項(xiàng)目
上傳時(shí)間： 2017-02-13
上傳用戶(hù)：大三三
function [alpha,N,U]=youxianchafen2(r1,r2,up,under,num,deta) %[alpha,N,U]=youxianchafen2(a,r1,r2,up,under,num,deta) %該函數(shù)用有限差分法求解有兩種介質(zhì)的正方形區(qū)域的二維拉普拉斯方程的數(shù)值解 %函數(shù)返回迭代因子、迭代次數(shù)以及迭代完成后所求區(qū)域內(nèi)網(wǎng)格節(jié)點(diǎn)處的值 %a為正方形求解區(qū)域的邊長(zhǎng) %r1,r2分別表示兩種介質(zhì)的電導(dǎo)率 %up,under分別為上下邊界值 %num表示將區(qū)域每邊的網(wǎng)格剖分個(gè)數(shù) %deta為迭代過(guò)程中所允許的相對(duì)誤差限 n=num+1; %每邊節(jié)點(diǎn)數(shù) U(n,n)=0; %節(jié)點(diǎn)處數(shù)值矩陣 N=0; %迭代次數(shù)初值 alpha=2/(1+sin(pi/num));%超松弛迭代因子 k=r1/r2; %兩介質(zhì)電導(dǎo)率之比 U(1,1:n)=up; %求解區(qū)域上邊界第一類(lèi)邊界條件 U(n,1:n)=under; %求解區(qū)域下邊界第一類(lèi)邊界條件 U(2:num,1)=0;U(2:num,n)=0; for i=2:num U(i,2:num)=up-(up-under)/num*(i-1);%采用線(xiàn)性賦值對(duì)上下邊界之間的節(jié)點(diǎn)賦迭代初值 end G=1; while G>0 %迭代條件：不滿(mǎn)足相對(duì)誤差限要求的節(jié)點(diǎn)數(shù)目G不為零 Un=U; %完成第n次迭代后所有節(jié)點(diǎn)處的值 G=0; %每完成一次迭代將不滿(mǎn)足相對(duì)誤差限要求的節(jié)點(diǎn)數(shù)目歸零 for j=1:n for i=2:num U1=U(i,j); %第n次迭代時(shí)網(wǎng)格節(jié)點(diǎn)處的值 if j==1 %第n+1次迭代左邊界第二類(lèi)邊界條件 U(i,j)=1/4*(2*U(i,j+1)+U(i-1,j)+U(i+1,j)); end if (j>1)&&(j U2=1/4*(U(i,j+1)+ U(i-1,j)+ U(i,j-1)+ U(i+1,j)); U(i,j)=U1+alpha*(U2-U1); %引入超松弛迭代因子后的網(wǎng)格節(jié)點(diǎn)處的值 end if i==n+1-j %第n+1次迭代兩介質(zhì)分界面（與網(wǎng)格對(duì)角線(xiàn)重合）第二類(lèi)邊界條件 U(i,j)=1/4*(2/(1+k)*(U(i,j+1)+U(i+1,j))+2*k/(1+k)*(U(i-1,j)+U(i,j-1))); end if j==n %第n+1次迭代右邊界第二類(lèi)邊界條件 U(i,n)=1/4*(2*U(i,j-1)+U(i-1,j)+U(i+1,j)); end end end N=N+1 %顯示迭代次數(shù) Un1=U; %完成第n+1次迭代后所有節(jié)點(diǎn)處的值 err=abs((Un1-Un)./Un1);%第n+1次迭代與第n次迭代所有節(jié)點(diǎn)值的相對(duì)誤差 err(1,1:n)=0; %上邊界節(jié)點(diǎn)相對(duì)誤差置零 err(n,1:n)=0; %下邊界節(jié)點(diǎn)相對(duì)誤差置零 G=sum(sum(err>deta))%顯示每次迭代后不滿(mǎn)足相對(duì)誤差限要求的節(jié)點(diǎn)數(shù)目G end
標(biāo)簽： 有限差分
上傳時(shí)間： 2018-07-13
上傳用戶(hù)：Kemin
電磁場(chǎng)計(jì)算中的時(shí)域有限差分法（王常清） pdf版
標(biāo)簽： 電磁場(chǎng)計(jì)算 時(shí)域 有限差分
上傳時(shí)間： 2013-04-15
上傳用戶(hù)：eeworm
專(zhuān)輯類(lèi)-微波相關(guān)專(zhuān)輯-共31冊(cè)-341M 電磁場(chǎng)計(jì)算中的時(shí)域有限差分法（王常清）-382頁(yè)-12.3M-pdf版.pdf
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：liuxiaojie
差分跳頻(DFH)是集跳頻圖案、信息調(diào)制與解調(diào)于一體，是一個(gè)全面基于數(shù)字信號(hào)處理的全新概念的通信系統(tǒng)，其技術(shù)體制和原理與常規(guī)跳頻完全不同，較好地解決了數(shù)據(jù)速率和跟蹤干擾等問(wèn)題，代表了當(dāng)前短波通信的一個(gè)重要發(fā)展方向。美國(guó)Sanders公司推出了名為CHESS的新型短波跳頻通信系統(tǒng)，并獲得了成功，但我國(guó)對(duì)該體制和技術(shù)的研究還處于初始階段，目前還不太成熟，離實(shí)際應(yīng)用還有一段距離。 本文主要基于FPGA芯片的基礎(chǔ)上對(duì)差分跳頻進(jìn)行了研究，用FPGA來(lái)實(shí)現(xiàn)數(shù)字信號(hào)處理可以很好地解決并行性和速度問(wèn)題，而且其靈活的可配置特性，使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、測(cè)試及硬件升級(jí)。而且設(shè)計(jì)中盡量采用軟件無(wú)線(xiàn)電體系結(jié)構(gòu)，減少模擬環(huán)節(jié)，把數(shù)字化處理盡量靠近天線(xiàn)，從而建立一個(gè)通用、標(biāo)準(zhǔn)、模塊化的硬件平臺(tái)，用軟件編程來(lái)實(shí)現(xiàn)差分跳頻的各種功能，從基于硬件的設(shè)計(jì)方法中解放出來(lái)。 本文首先介紹了課題背景及研究的意義，闡述了目前差分跳頻中頻率合成跟頻率識(shí)別的實(shí)現(xiàn)方案。在頻率合成中，著重對(duì)DDS的相位截?cái)嗾`差及幅度量化誤差進(jìn)行仿真，找出基于FPGA實(shí)現(xiàn)的最佳參數(shù)及改善方法。在頻率識(shí)別中，基于Xilinx公司提供FFT IP核，接收端中的位同步，頻率識(shí)別均在FFT的理論上進(jìn)行設(shè)計(jì)。最后根據(jù)設(shè)計(jì)方案制作基于FPGA的電路板。 設(shè)計(jì)中跳頻圖案、直接數(shù)字頻率合成器、頻率識(shí)別、位同步、跳頻圖案恢復(fù)、線(xiàn)性調(diào)頻z變換等模塊均采用Verilog和VHDL兩種通用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)，以便能夠在所有廠(chǎng)家的FPGA芯片中移植。
上傳時(shí)間： 2013-07-22
上傳用戶(hù)：yezhihao
差分時(shí)鐘EMC設(shè)計(jì)標(biāo)準(zhǔn)電路，內(nèi)有電路圖，詳實(shí)！
標(biāo)簽： EMC 差分 時(shí)鐘 設(shè)計(jì)標(biāo)準(zhǔn)
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：muyehuli
差分信號(hào)（Differential Signal）在高速電路設(shè)計(jì)中的應(yīng)用越來(lái)越廣泛，差分線(xiàn)大多為電路中最關(guān)鍵的信號(hào)，差分線(xiàn)布線(xiàn)的好壞直接影響到PCB板子信號(hào)質(zhì)量。
標(biāo)簽： Differential Allegro Signal 差分信號(hào)
上傳時(shí)間： 2013-09-04
上傳用戶(hù)：jennyzai
差分放大器--湖南大學(xué)
上傳時(shí)間： 2013-11-23
上傳用戶(hù)：chenlong
圖1所示電路可將高頻單端輸入信號(hào)轉(zhuǎn)換為平衡差分信號(hào)，用于驅(qū)動(dòng)16位10 MSPS PulSAR® ADC AD7626。該電路采用低功耗差分放大器ADA4932-1來(lái)驅(qū)動(dòng)ADC，最大限度提升AD7626的高頻輸入信號(hào)音性能。此器件組合的真正優(yōu)勢(shì)在于低功耗、高性能
上傳時(shí)間： 2013-10-21
上傳用戶(hù)：佳期如夢(mèng)
差分對(duì)信號(hào)的設(shè)置與布線(xiàn)
上傳時(shí)間： 2013-11-13
上傳用戶(hù)：wuchunzhong
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
