常見的接口：1、并行接口（每一次傳送一個(gè)字或字節(jié)的全部代碼）INTEL 8255，MC6820，Z80＿PIO，傳送的距離比較近。 2、串行接口：數(shù)據(jù)和控制信息是一位一位串行地傳送下去，距離比較遠(yuǎn)，通常COM1使用是9針D形連接器，COM2使用是老式的DB25針連接器， 3、磁盤接口 （1）IDE接口，集成驅(qū)動(dòng)器電子部件，不支持DMA數(shù)據(jù)傳送，只使用標(biāo)準(zhǔn)的PCI/O端口指令來(lái)傳送所有的命令，狀態(tài)等 （2）EIDE接口， 4、SCSI接口。具有多任務(wù)接口，具有總線仲裁功能。按同步或異步方式傳輸數(shù)據(jù)，可分單端和差分傳送方式，是智能化設(shè)備。 5、USB接口。
標(biāo)簽： INTEL 8255 接口 并行接口
上傳時(shí)間： 2015-08-17
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遺傳算法的程序 遺傳 算 法 (GeneticA lgorithm,G A)是一種大規(guī)模并行搜索優(yōu)化算法，它模 擬了達(dá)爾文“適者生存”的進(jìn)化規(guī)律和隨機(jī)信息交換思想，仿效生物的遺傳方式， 從隨機(jī)生成的初始解群出發(fā)，開始搜索過(guò)程。解群中的個(gè)體稱為染色體，它是一 串符號(hào)，可以是一個(gè)二進(jìn)制字符串，也可以是十進(jìn)制字符串或采用其他編碼方式 形成的碼串。對(duì)父代(當(dāng)前代)群體進(jìn)行交叉、變異等遺傳操作后，根據(jù)個(gè)體的 適應(yīng)度〔fitness)進(jìn)行選擇操作，適應(yīng)度高的個(gè)體有較高的概率被選中并復(fù)制到下 一代，如此產(chǎn)生的子代通常優(yōu)于父代，這個(gè)過(guò)程稱為進(jìn)化。上述過(guò)程循環(huán)執(zhí)行直 至滿足停機(jī)條件，最終使優(yōu)化過(guò)程以大概率趨于全局最優(yōu)解
標(biāo)簽： GeneticA lgorithm 算法 程序
上傳時(shí)間： 2015-09-25
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用VHDL設(shè)計(jì)一個(gè)4位二進(jìn)制并行半加器，要求將被加數(shù)、加數(shù)和加法運(yùn)算和用動(dòng)態(tài)掃描的方式共陰數(shù)碼管一同時(shí)顯示出
標(biāo)簽： VHDL 二進(jìn)制 并行 半加器
上傳時(shí)間： 2014-11-24
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使用DVCC實(shí)驗(yàn)系統(tǒng)中的并行接口芯片8255A的B口作輸入口，使工作于方式1,將PB0～PB7連接到手動(dòng)開關(guān)K1～K8,將手動(dòng)脈沖信號(hào)SP作為8255B口的選通信號(hào)，連接到PC2。將B品工作于方式1時(shí)的中斷請(qǐng)求信號(hào)（PC0）連接到8255A的IR3,8255A的片選信號(hào)無(wú)需連接（系統(tǒng)已連接好）。8259A的CS連接地址譯碼輸出端Y6,8259A的端口地址為60H、61H
標(biāo)簽： 8255A DVCC 實(shí)驗(yàn)系統(tǒng) 并行接口
上傳時(shí)間： 2013-12-28
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在這里的通信協(xié)議采用的是半雙工異步串行通信方式，并行輸入串行輸出采樣。其中通過(guò)RS232的RTS信號(hào)進(jìn)行收發(fā)轉(zhuǎn)換，傳輸數(shù)據(jù)采用的是二進(jìn)制數(shù)據(jù)。
標(biāo)簽： 通信協(xié)議 半雙工 異步串行 通信方式
上傳時(shí)間： 2014-01-11
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keilc 使用8255可編程并行口芯片，設(shè)定為工作方式0， PA口做輸入，PB口做輸出，來(lái)檢驗(yàn)八位撥動(dòng)開關(guān)的狀態(tài)，并控制八位發(fā)光二極管，使得八位發(fā)光二極管的亮滅變化與八位撥動(dòng)開關(guān)的狀態(tài)相一致。
標(biāo)簽： keilc 8255 可編程 并行口
上傳時(shí)間： 2016-12-07
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這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫的一個(gè)采用行為描述方式實(shí)現(xiàn)的分頻器，通過(guò)兩個(gè)并行進(jìn)程對(duì)輸入信號(hào)CLK進(jìn)行8分頻，占空比為1:7
標(biāo)簽： ISP 編程實(shí)驗(yàn) 獨(dú)立 方式
上傳時(shí)間： 2017-01-19
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在VHDL結(jié)構(gòu)體中用于描述邏輯功能和電路結(jié)構(gòu)的語(yǔ)句分為順序語(yǔ)句和并行語(yǔ)句兩部分，順序語(yǔ)句的執(zhí)行方式十分類似于普通軟件語(yǔ)言的程序執(zhí)行方式，都是按照語(yǔ)句的前后排列方式順序執(zhí)行的。
標(biāo)簽： VHDL 分 結(jié)構(gòu)體 電路結(jié)構(gòu)
上傳時(shí)間： 2014-01-01
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針對(duì)高速數(shù)字信號(hào)處理的要求,提出用FPGA 實(shí)現(xiàn)基- 4FFT 算法,并對(duì)其整體結(jié)構(gòu)、蝶形單 元進(jìn)行了分析. 采用蝶算單元輸入并行結(jié)構(gòu)和同址運(yùn)算,能同時(shí)提供蝶形運(yùn)算所需的4 個(gè)操作 數(shù),具有最大的數(shù)據(jù)并行性,能提高處理速度 按照旋轉(zhuǎn)因子存放規(guī)則,蝶形運(yùn)算所需的3 個(gè)旋轉(zhuǎn) 因子地址相同,且尋址方式簡(jiǎn)單 輸出采取與輸入相似的存儲(chǔ)器 運(yùn)算單元同時(shí)采用3 個(gè)乘法的 復(fù)數(shù)運(yùn)算算法來(lái)實(shí)現(xiàn).
標(biāo)簽： FPGA 4FFT 運(yùn)算 高速數(shù)字
上傳時(shí)間： 2017-03-09
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LM3S系列ARM用GPIO模擬并行總線擴(kuò)展32KB SRAM PF0～PF7 D0～D7（數(shù)據(jù)總線） PA0～PA7 A0～A7（地址總線低8位） PB0～PB7 A8～A15（地址總線高8位） PB7 /CE（片選） PC4 /WE（寫使能） PC5 /OE（讀使能） 32KB SRAM 映射在地址0x0000～0x4FFF之間 為了加快訪問(wèn)速度，軟件上將采用寄存器方式進(jìn)行操作 PB7原為/TRST功能，現(xiàn)在也解放出來(lái)作為地址線A15
標(biāo)簽： LM3S GPIO SRAM ARM
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