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并行方式

基于ＰＤＭ的注塑模并行設(shè)計(jì)系統(tǒng)研究

基于ＰＤＭ的注塑模并行設(shè)計(jì)系統(tǒng)研究

標(biāo)簽： 模并行系統(tǒng)研究

上傳時(shí)間： 2013-08-04

上傳用戶：eeworm
壓鑄模ＣＡＥ分析及并行設(shè)計(jì)技術(shù)的工程應(yīng)用

壓鑄模ＣＡＥ分析及并行設(shè)計(jì)技術(shù)的工程應(yīng)用

標(biāo)簽： 模分并行工程

上傳時(shí)間： 2013-04-15

上傳用戶：eeworm
礦用隔爆型高壓開關(guān)智能綜合保護(hù)系統(tǒng)的研究.rar

隨著采煤自動(dòng)化技術(shù)的發(fā)展，對煤礦井下供電系統(tǒng)可靠性、安全性和連續(xù)性的要求越來越高的要求，因此對礦用隔爆型高壓開關(guān)智能綜合保護(hù)系統(tǒng)的研究具有重要的理論和應(yīng)用價(jià)值。隨著微機(jī)保護(hù)的發(fā)展，一些新的保護(hù)原理和方案，受到越來越多的關(guān)注，并逐步得到實(shí)際應(yīng)用。然而這些新方法在改善保護(hù)性能的同時(shí)也對微機(jī)保護(hù)裝置的計(jì)算精度、速度和尋址空間等提出了更高的要求，因而也對構(gòu)成微機(jī)保護(hù)裝置的硬件平臺(tái)提出了更高的要求。針對以上問題本文提出了一種新的微機(jī)保護(hù)設(shè)計(jì)方案，設(shè)計(jì)了一種基于DSP 和單片機(jī)雙CPU 結(jié)構(gòu)的微機(jī)保護(hù)系統(tǒng)，并應(yīng)用于高壓開關(guān)裝置當(dāng)中DSP 作為主CPU 芯片主要完成數(shù)據(jù)采集、數(shù)據(jù)處理和保護(hù)等功能，8051 作為從CPU 主要完成鍵盤處理、液晶顯示處理和通訊等人機(jī)對話功能。此雙核結(jié)構(gòu)具有并行工作，分工明確的優(yōu)點(diǎn)，既保證了繼電保護(hù)的速動(dòng)性，選擇性、靈敏性和可靠性，又實(shí)現(xiàn)了實(shí)施測量的高精度。本文首先根據(jù)礦井高壓電網(wǎng)的實(shí)際情況，從理論上分析了礦井高壓電網(wǎng)常見故障的電氣特征，并參照相關(guān)標(biāo)準(zhǔn)制定了相應(yīng)的保護(hù)原理和動(dòng)作指標(biāo)，尤其是針對礦井供電系統(tǒng)中普遍采用中性點(diǎn)不接地的情況，采用了“基于零序功率方向型”的選擇性漏電保護(hù)原理。然后分析了交流采樣、直流采樣方法的優(yōu)缺點(diǎn)，確定了高壓防爆開關(guān)保護(hù)系統(tǒng)的采樣方式。保護(hù)系統(tǒng)的硬件是實(shí)現(xiàn)保護(hù)原理的平臺(tái)，其穩(wěn)定性和可靠性直接影響到保護(hù)功能的實(shí)現(xiàn)。本微機(jī)保護(hù)系統(tǒng)是基于DSP 和單片機(jī)的雙CPU 微機(jī)線路綜合保護(hù)測控裝置，DSP 的采用大大提高了保護(hù)裝置的數(shù)據(jù)處理速度，雙CPU 結(jié)構(gòu)大大提高了裝置的可靠性。另外，該裝置不僅可以完成繼電保護(hù)功能，而且緊隨當(dāng)前電力系統(tǒng)自動(dòng)化發(fā)展的需要，還可以完成測量、控制、數(shù)據(jù)通訊的功能，亦即實(shí)現(xiàn)保護(hù)、控制、測量、數(shù)據(jù)通訊一體化。

標(biāo)簽： 隔爆型保護(hù)系統(tǒng) 高壓開關(guān)

上傳時(shí)間： 2013-05-17

上傳用戶：2007yqing
基于FPGA的嵌入式系統(tǒng)SerialATA大容量數(shù)據(jù)存儲(chǔ)控制器的研究.rar

隨著信息技術(shù)的飛速發(fā)展，數(shù)據(jù)吞吐量急劇增長，要求有更高的傳輸速度，來滿足大量數(shù)據(jù)的傳輸，而原有的并行數(shù)據(jù)傳輸總線結(jié)構(gòu)上存在自身無法克服的缺陷，在高頻環(huán)境下容易串?dāng)_，而增大誤碼率。SATA串行總線技術(shù)應(yīng)運(yùn)而生。作為一種新型的總線接口，它提供了高達(dá)3.0Gbps的數(shù)據(jù)傳輸速率，使用8B/10B編碼格式，采用LVDS NRZ串行數(shù)據(jù)傳輸方式，有良好的抗干擾性能，有更強(qiáng)的達(dá)到32位的循環(huán)冗余校驗(yàn)，并且提供了良好的物理接口特性，支持熱拔插，代表著計(jì)算機(jī)總線接口技術(shù)的發(fā)展方向。FPGA作為一種低功耗的半導(dǎo)體器件，在高頻工作環(huán)境中有優(yōu)良的性能，將處理器與低功耗FPGA結(jié)合起來使用是數(shù)據(jù)存儲(chǔ)應(yīng)用的趨勢，這樣能夠使得接口方案更加靈活。而在眾多FPGA器件中，Xilinx公司的Virtex-4平臺(tái)內(nèi)部集成了PowerPC高性能處理器，并且其中提供了Rocket IO MGT這種嵌入式的多速率串行收發(fā)器，能夠以6.25-622Mb/s的速度傳送數(shù)據(jù)，并且支持包括SATA協(xié)議在內(nèi)的多種串行通信協(xié)議。本文從物理層、鏈路層、傳輸層分析了SATA1.0技術(shù)的接口協(xié)議，在此基礎(chǔ)提出滿足協(xié)議需求和適合FPGA設(shè)計(jì)的設(shè)計(jì)方案，并給出總體設(shè)計(jì)框圖，依照FPGA的設(shè)計(jì)方法，采用Xilinx公司的Virtex-4設(shè)計(jì)了一個(gè)符合SATA1.0接口協(xié)議的嵌入式存儲(chǔ)裝置，實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)，仿真運(yùn)行結(jié)果正常。

標(biāo)簽： SerialATA FPGA 嵌入式系統(tǒng)

上傳時(shí)間： 2013-04-24

上傳用戶：sz_hjbf
485總線通訊方式分析.rar

485總線通訊方式分析,主要是讓大家了解485總線通訊原理

標(biāo)簽： 485 總線通訊分

上傳時(shí)間： 2013-06-27

上傳用戶：trepb001
基于H264的視頻壓縮算法在DM642上的實(shí)現(xiàn).rar

H．264/AVC規(guī)范是由國際電聯(lián)(ITU-T)和國際標(biāo)準(zhǔn)化組織(ISO)聯(lián)合制定的新一代視頻編解碼標(biāo)準(zhǔn)。它具有如下四個(gè)特點(diǎn)：低碼流，和MPEG2等壓縮技術(shù)相比，在同等圖像質(zhì)量下，采用H.264技術(shù)壓縮后的數(shù)據(jù)量只有MPEG2的1/8；高圖象質(zhì)量，復(fù)雜的算法保證了低碼流條件下圖像仍能保留豐富的細(xì)節(jié)；容錯(cuò)能力強(qiáng)，提供了解決在不穩(wěn)定網(wǎng)絡(luò)環(huán)境下容易發(fā)生的丟包等錯(cuò)誤的必要工具；網(wǎng)絡(luò)適應(yīng)性強(qiáng)，提供了網(wǎng)絡(luò)適應(yīng)層，數(shù)據(jù)能在不同網(wǎng)絡(luò)上傳輸。但由此帶來的代價(jià)是復(fù)雜度極高的編碼過程，尤其是在嵌入式系統(tǒng)中實(shí)現(xiàn)具有很大的挑戰(zhàn)性。本文主要介紹了基于H.264標(biāo)準(zhǔn)的開源代碼T264向DM642平臺(tái)的移植和優(yōu)化。優(yōu)化綜合運(yùn)用了上層和底層的實(shí)現(xiàn)方法實(shí)現(xiàn)。上層的方法例如使用CCS提供的條件優(yōu)化代碼優(yōu)化功能，使用IMGLIB中高度優(yōu)化的函數(shù)等，其特點(diǎn)是簡便易行，效果良好；底層的實(shí)現(xiàn)方法例如使用DM642特有的內(nèi)聯(lián)函數(shù)，用線性匯編的方式實(shí)現(xiàn)算法等，特點(diǎn)是提高了代碼運(yùn)行的并行性，但需要對DM642和H.264有很深刻的理解。目前本設(shè)計(jì)已成功完成H.264.算法在DM642開發(fā)板上的運(yùn)行，壓縮QCIF格式視頻的速度隨圖像復(fù)雜度的不同達(dá)到了35-50幀每秒。此后本設(shè)計(jì)還繼續(xù)使用優(yōu)化后的編碼器實(shí)現(xiàn)了監(jiān)控用視頻服務(wù)器的原型，使得攝像頭采集的視頻數(shù)據(jù)在DM642開發(fā)板上壓縮后傳輸至PC機(jī)，且能夠在PC端用配套的程序成功解碼并播放。

標(biāo)簽： H264 642 DM

上傳時(shí)間： 2013-06-23

上傳用戶：qqiang2006
基于FPGA的ADC并行測試方法研究.rar

高性能ADC產(chǎn)品的出現(xiàn)，給混合信號(hào)測試領(lǐng)域帶來前所未有的挑戰(zhàn)。并行ADC測試方案實(shí)現(xiàn)了多個(gè)ADC測試過程的并行化和實(shí)時(shí)化，減少了單個(gè)ADC的平均測試時(shí)間，從而降低ADC測試成本。本文實(shí)現(xiàn)了基于FPGA的ADC并行測試方法。在閱讀相關(guān)文獻(xiàn)的基礎(chǔ)上，總結(jié)了常用ADC參數(shù)測試方法和測試流程。使用FPGA實(shí)現(xiàn)時(shí)域參數(shù)評(píng)估算法和頻域參數(shù)評(píng)估算法，并對2個(gè)ADC在不同樣本數(shù)條件下進(jìn)行并行測試。通過在FPGA內(nèi)部實(shí)現(xiàn)ADC測試時(shí)域算法和頻域算法相結(jié)合的方法來搭建測試系統(tǒng)，完成音頻編解碼器WM8731L的控制模式接口、音頻數(shù)據(jù)接口、ADC測試時(shí)域算法和頻域算法的FPGA實(shí)現(xiàn)。整個(gè)測試系統(tǒng)使用Angilent 33220A任意信號(hào)發(fā)生器提供模擬激勵(lì)信號(hào)，共用一個(gè)FPGA內(nèi)部實(shí)現(xiàn)的采樣時(shí)鐘控制模塊。并行測試系統(tǒng)將WM8731.L片內(nèi)的兩個(gè)獨(dú)立ADC的串行輸出數(shù)據(jù)分流成左右兩通道，并對其進(jìn)行串并轉(zhuǎn)換。然后對左右兩個(gè)通道分別配置一個(gè)FFT算法模塊和時(shí)域算法模塊，并行地實(shí)現(xiàn)了ADC參數(shù)的評(píng)估算法。在樣本數(shù)分別為128和4096的實(shí)驗(yàn)條件下，對WM8731L片內(nèi)2個(gè)被測.ADC并行地進(jìn)行參數(shù)評(píng)估，被測參數(shù)包括增益GAIN、偏移量OFFSET、信噪比SNR、信號(hào)與噪聲諧波失真比SINAD、總諧波失真THD等5個(gè)常用參數(shù)。實(shí)驗(yàn)結(jié)果表明，通過在FPGA內(nèi)配置2個(gè)獨(dú)立的參數(shù)計(jì)算模塊，可并行地實(shí)現(xiàn)對2個(gè)相同ADC的參數(shù)評(píng)估，減小單個(gè)ADC的平均測試時(shí)間。 FPGA片內(nèi)實(shí)時(shí)評(píng)估算法的實(shí)現(xiàn)節(jié)省了測試樣本傳輸至自動(dòng)測試機(jī)PC端的時(shí)間。而且只需將HDL代碼多次復(fù)制，就可實(shí)現(xiàn)多個(gè)被測ADC在同一時(shí)刻并行地被評(píng)估，配置靈活。基于FPGA的ADC并行測試方法易于實(shí)現(xiàn)，具有可行性，但由于噪聲的影響，測試精度有待進(jìn)一步提高。該方法可用于自動(dòng)測試機(jī)的混合信號(hào)選項(xiàng)卡或測試子系統(tǒng)。關(guān)鍵詞：ADC測試；并行；參數(shù)評(píng)估；FPGA；FFT

標(biāo)簽： FPGA ADC 并行測試

上傳時(shí)間： 2013-07-11

上傳用戶：tdyoung
嵌入式視頻監(jiān)控系統(tǒng)的FPGA圖像處理子系統(tǒng)設(shè)計(jì).rar

隨著圖像處理技術(shù)的不斷發(fā)展，圖像處理技術(shù)在國民經(jīng)濟(jì)和社會(huì)生活的各個(gè)方面都得到了廣泛的運(yùn)用。與此同時(shí)，人們對圖像處理的要求也越來越高。傳統(tǒng)的數(shù)字圖像處理器件主要有專用集成芯片（Application Specific Integrated Circuit）和數(shù)字信號(hào)處理器（Digital Signal Process）。進(jìn)入20世紀(jì)以來，伴隨著半導(dǎo)體技術(shù)的發(fā)展，現(xiàn)場可編程門陣列FPGA以其應(yīng)用靈活、集成度高、功能強(qiáng)大、設(shè)計(jì)周期短、開發(fā)成本低的特點(diǎn)，越來越多地被應(yīng)用在圖像處理領(lǐng)域。大量實(shí)踐證明，F(xiàn)PGA的并行處理能力與流水線作業(yè)能顯著地提高圖像處理的速度，因此基于FPGA的圖像處理系統(tǒng)有著廣闊的發(fā)展前景。本文研究的是一個(gè)在嵌入式視頻監(jiān)控系統(tǒng)下的圖像預(yù)處理子系統(tǒng)。首先實(shí)現(xiàn)了一個(gè)通用可重復(fù)配置的圖像處理算法研究硬件平臺(tái)，完成圖像的采集、接收、處理、存儲(chǔ)、輸出等功能。由于FPGA本身具有完全的可重復(fù)配置性，所以該架構(gòu)的硬件平臺(tái)可以很方便的升級(jí)和重復(fù)配置。其次在該平臺(tái)上，本文使用Verilog HDL硬件語言在FPGA芯片上實(shí)現(xiàn)了多種圖像預(yù)處理算法。在實(shí)現(xiàn)過程中，為了充分發(fā)揮FPGA在并行處理方面的強(qiáng)大功能，本文對算法做了一定的改進(jìn)，使其盡量能使用并行處理的方式來完成。實(shí)驗(yàn)結(jié)果表明，本圖像預(yù)處理系統(tǒng)能在毫秒級(jí)高速地完成多種圖像算法，完全能夠滿足視頻監(jiān)控系統(tǒng)50幀/秒的輸出要求。最后根據(jù)視頻監(jiān)控系統(tǒng)在實(shí)際運(yùn)用中出現(xiàn)的噪聲類型多樣化的情況，我們設(shè)計(jì)了一種基于反饋理論的圖像處理效果控制模塊。該模塊能通過對處理后圖像峰值信噪比（PSNR）的分析，控制FPGA對下一幅圖像的噪聲采用更有針對性的圖像處理方法。

標(biāo)簽： FPGA 嵌入式視頻圖像處理

上傳時(shí)間： 2013-05-20

上傳用戶：gundamwzc
基于FPGA的電壓波動(dòng)與閃變測量的數(shù)字化實(shí)現(xiàn)研究.rar

隨著我國工業(yè)和國民經(jīng)濟(jì)的快速發(fā)展，電網(wǎng)負(fù)荷急劇增加，特別是沖擊性、非線性負(fù)荷所占比重不斷加大，使得供電電壓發(fā)生波動(dòng)和閃變，嚴(yán)重影響著電網(wǎng)的電能質(zhì)量。根據(jù)國際電工委員會(huì)(IEC)電磁兼容(EMC)標(biāo)準(zhǔn)IEC61000-3-7以及國標(biāo)GB12326-2000，電壓波動(dòng)和閃變己成為衡量電能質(zhì)量的重要指標(biāo)。電壓波動(dòng)和閃變作為衡量電能質(zhì)量的重要指標(biāo)，能更直接、迅速地反映出電網(wǎng)的供電質(zhì)量。然而，目前國內(nèi)還沒有很好的電壓波動(dòng)與閃變測量的數(shù)字信號(hào)處理方法。為此，論文在深入研究電壓波動(dòng)和閃變測量技術(shù)的基礎(chǔ)上，提出一種基于Simulink/DSP Builder的數(shù)字信號(hào)處理的FPGA設(shè)計(jì)方法，利用DSP Builder工具將Simulink的模型文件(．mdl)轉(zhuǎn)化成通用的硬件描述語言VHDL文件，避免了VHDL語言手動(dòng)編寫系統(tǒng)的煩瑣過程，從而能夠?qū)⒏嗑杏谙到y(tǒng)算法的優(yōu)化上。該方法充分利用Matlab/Simulink系統(tǒng)建模的優(yōu)勢，同時(shí)也能夠發(fā)揮FPGA并行執(zhí)行速度快、測量精度高的優(yōu)點(diǎn)。論文首先介紹了電壓波動(dòng)和閃變的基木概念、特征量，闡述了電壓波動(dòng)與閃變的測量原理，分析比較了現(xiàn)有測量方法和裝置的特點(diǎn)和優(yōu)劣。然后依據(jù)電壓波動(dòng)與閃變測量的IEC標(biāo)準(zhǔn)以及國家標(biāo)準(zhǔn)，在對電壓波動(dòng)與閃變測量模擬仿真的基礎(chǔ)上研究其數(shù)字化實(shí)現(xiàn)方法，即采用數(shù)字濾波的方式在Simulink/DSP Builder工具下設(shè)計(jì)電壓波動(dòng)與閃變測量系統(tǒng)的數(shù)字模型。同時(shí)在ModelSim SE6.1d軟件下進(jìn)行了系統(tǒng)功能仿真，并且在Altera公司的FPGA設(shè)計(jì)軟件QuartusⅡ6.0下進(jìn)行了系統(tǒng)時(shí)序仿真。仿真結(jié)果表明，基于Simulink/DSP Builder窗口化的數(shù)字信號(hào)處理的FPGA設(shè)計(jì)方案，設(shè)計(jì)簡單、快捷高效，能夠滿足電壓波動(dòng)和閃變測量最初的系統(tǒng)設(shè)計(jì)要求，為進(jìn)一步從事電壓波動(dòng)和閃變測量研究提供了一種全新的設(shè)計(jì)理念，具有一定的理論與現(xiàn)實(shí)意義。

標(biāo)簽： FPGA 電壓波動(dòng) 測量

上傳時(shí)間： 2013-07-10

上傳用戶：笨小孩
基于FPGA的Viterbi譯碼器設(shè)計(jì)與實(shí)現(xiàn).rar

卷積碼是廣泛應(yīng)用于衛(wèi)星通信、無線通信等多種通信系統(tǒng)的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實(shí)現(xiàn)結(jié)構(gòu)比較簡單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術(shù)的不斷發(fā)展，使用FPGA實(shí)現(xiàn)Viterbi譯碼器的設(shè)計(jì)方法逐漸成為主流。不同通信系統(tǒng)所選用的卷積碼不同，因此設(shè)計(jì)可重配置的Viterbi譯碼器，使其能夠滿足多種通信系統(tǒng)的應(yīng)用需求，具有很重要的現(xiàn)實(shí)意義。本文設(shè)計(jì)了基于FPGA的高速Viterbi譯碼器。在對Viterbi譯碼算法深入研究的基礎(chǔ)上，重點(diǎn)研究了Viterbi譯碼器核心組成模塊的電路實(shí)現(xiàn)算法。本設(shè)計(jì)中分支度量計(jì)算模塊采用只計(jì)算可能的分支度量值的方法，節(jié)省了資源；加比選模塊使用全并行結(jié)構(gòu)保證處理速度；幸存路徑管理模塊使用3指針偶算法的流水線結(jié)構(gòu)，大大提高了譯碼速度。在Xilinx ISE8.2i環(huán)境下，用VHDL硬件描述語言編寫程序，實(shí)現(xiàn)(2，1，7)卷積碼的Viterbi譯碼器。在(2，1，7)卷積碼譯碼器基礎(chǔ)上，擴(kuò)展了Viterbi譯碼器的通用性，使其能夠?qū)Σ煌木矸e碼譯碼。譯碼器根據(jù)不同的工作模式，可以對(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四種廣泛運(yùn)用的卷積碼譯碼，并且可以修改譯碼深度等改變譯碼器性能的參數(shù)。本文用Simulink搭建編譯碼系統(tǒng)的通信鏈路，生成測試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對各種模式的譯碼器進(jìn)行全面仿真驗(yàn)證，Xilinx ISE8.2i時(shí)序分析報(bào)告表明譯碼器布局布線后最高譯碼速度可達(dá)200MHz。在FPGA和DSP組成的硬件平臺(tái)上進(jìn)一步測試譯碼器，譯碼器運(yùn)行穩(wěn)定可靠。最后，使用Simulink產(chǎn)生的數(shù)據(jù)對本文設(shè)計(jì)的Viterbi譯碼器的譯碼性能進(jìn)行了分析，仿真結(jié)果表明，在同等條件下，本文設(shè)計(jì)的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當(dāng)。

標(biāo)簽： Viterbi FPGA 譯碼器

上傳時(shí)間： 2013-06-24

上傳用戶：myworkpost