JPEG是聯(lián)合圖像專家組(Joint Picture Expert Group)的英文縮寫，是國際標準化組織(ISO)和CCITT聯(lián)合制定的靜態(tài)圖像壓縮編碼標準。JPEG的基于DCT變換有損壓縮具有高壓縮比特點，被廣泛應用在數(shù)據(jù)量極大的多媒體以及帶寬資源寶貴的網(wǎng)絡程序中。 動態(tài)圖像的JPEG編解碼處理要求圖像恢復質量高、實時性強，本課題就是針對這兩個方面的要求展開的研究。該系統(tǒng)由圖像編碼服務器端和圖像解碼客戶端組成。其中，服務器端實時采集攝像頭傳送的動態(tài)圖像，進行JPEG編碼，通過網(wǎng)絡傳送碼流到客戶端；客戶端接收碼流，經(jīng)過JPEG解碼，恢復出原始圖像送VGA顯示。設計結果完全達到了實時性的要求。 本文從系統(tǒng)實現(xiàn)的角度出發(fā)，首先分析了系統(tǒng)開發(fā)平臺，介紹FPGA的結構特點以及它的設計流程和指導原則；然后從JPEG圖像壓縮技術發(fā)展的歷程出發(fā)，分析JPEG標準實現(xiàn)高壓縮比高質量圖像處理的原理；針對FPGA在算法實現(xiàn)上的特點，以及JPEG算法處理的原理，按照編碼和解碼順序，研究設計了基于改進的DA算法的FDCT和IDCT變換，以及按發(fā)生頻率進行優(yōu)化的霍夫曼查找表結構，并且從系統(tǒng)整體上對JPEG編解碼進行簡化，以提高系統(tǒng)的處理性能。最后，通過分析Nios嵌入式微處理器可定制特性，根據(jù)SOPC Builder中Avalon總線的要求，把圖像采集，JPEG圖像壓縮和網(wǎng)絡傳輸轉變成用戶自定義模塊，在SOPC Builder下把用戶自定義模塊添加到系統(tǒng)中，由Nios嵌入式軟核的控制下運行，在FPGA芯片上實現(xiàn)整個JPEG實時圖像編解碼系統(tǒng)(soc)。 在FPGA上實現(xiàn)硬件模塊化的JPEG算法，具有造價低功耗低，性能穩(wěn)定，圖像恢復后質量高等優(yōu)點，適用于精度要求高且需要對圖像進行逐幀處理的遠程微小目標識別和跟蹤系統(tǒng)中以及廣電系統(tǒng)中前期的非線性編輯工作以及數(shù)字電影的動畫特技制作，對降低成本和提高圖像處理速度兩方面都有非常重大的現(xiàn)實意義。通過在FPGA上實現(xiàn)JPEG編解碼，進一步探索FPGA在數(shù)字圖像處理上的優(yōu)勢所在，深入了解進行此類硬件模塊設計的技術特點，是本課題的重要學術意義所在。
標簽： FPGA JPEG 實時圖像 編解碼
上傳時間： 2013-04-24
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在數(shù)字通信中，采用差錯控制技術(糾錯碼)是提高信號傳輸可靠性的有效手段，并發(fā)揮著越來越重要的作用。糾錯碼主要有分組碼和卷積碼兩種。在碼率和編碼器復雜程度相同的情況下，卷積碼的性能優(yōu)于分組碼。 卷積碼的譯碼方法主要有代數(shù)譯碼和概率譯碼。代數(shù)譯碼是基于碼的代數(shù)結構；而概率譯碼不僅基于碼的代數(shù)結構，還利用了信道的統(tǒng)計特性，能充分發(fā)揮卷積碼的特點，使譯碼錯誤概率達到很小。 卷積碼譯碼器的設計是由高性能的復雜譯碼器開始的，對于概率譯碼最初的序列譯碼，隨著譯碼約束長度的增加，其譯碼錯誤概率可達到非常小。后來慢慢地向低性能的簡單譯碼器演化，對不太長的約束長度，維特比(Viterbi)算法是非常實用的。維特比算法是一種最大似然的譯碼方法。當編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時，Viterbi譯碼算法效率很高，速度很快，譯碼器也較簡單。 目前，卷積碼在數(shù)傳系統(tǒng)，尤其是在衛(wèi)星通信、移動通信等領域已被廣泛應用。 本論文對卷積碼編碼和Viterbi譯碼的設計原理及其FPGA實現(xiàn)方案進行了研究。同時，將交織和解交織技術應用于編碼和解碼的過程中。 首先，簡要介紹了卷積碼的基礎知識和維特比譯碼算法的基本原理，并對硬判決譯碼和軟判決譯碼方法進行了比較。其次，討論了交織和解交織技術及其在糾錯碼中的應用。然后，介紹了FPGA硬件資源和軟件開發(fā)環(huán)境Quartus Ⅱ，包括數(shù)字系統(tǒng)的設計方法和設計規(guī)則。再有，對基于FPGA的維特比譯碼器各個模塊和相應算法實現(xiàn)、優(yōu)化進行了研究。最后，在Quartus Ⅱ平臺上對硬判決譯碼和軟判決譯碼以及有無交織等不同情況進行了仿真，并根據(jù)仿真結果分析了維特比譯碼器的性能。 分析結果表明，系統(tǒng)的誤碼率達到了設計要求，從而驗證了譯碼器設計的可靠性，所設計基于FPGA的并行Viterbi譯碼器適用于高速數(shù)據(jù)傳輸?shù)膱龊稀?/p>
標簽： FPGA 卷積 編碼 譯碼
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隨著圖像分辨率的越來越高，軟件實現(xiàn)的圖像處理無法滿足實時性的需求；同時FPGA等可編程器件的快速發(fā)展使得硬件實現(xiàn)圖像處理變得可行。如今基于FPGA的圖像處理研究成為了國內外的一個熱門領域。 本文在FPGA平臺上，用Verilog HDL實現(xiàn)了一個研究圖像處理算法的可重復配置的硬件模塊架構，架構包括PC機預處理和通信軟件，控制模塊，計算單元，存儲器模塊和通信適配模塊五個部分。其中的計算模塊負責具體算法的實現(xiàn)，根據(jù)不同的圖像處理算法可以獨立實現(xiàn)。架構為計算模塊實現(xiàn)了一個可添加、移出接口，不同的算法設計只要符合該接口就可以方便的加入到模塊架構中來進行調試和運行。 在硬件架構的基礎上本文實現(xiàn)了排序濾波，中值濾波，卷積運算及高斯濾波，形態(tài)學算子運算等經(jīng)典的圖像處理算法。討論了FPGA的圖像處理算法的設計方法及優(yōu)化策略，通過性能分析，F(xiàn)PGA實現(xiàn)圖像處理在時間上比軟件處理有了很大的提高；通過結果的比較，發(fā)現(xiàn)FPGA的處理結果達到了軟件處理幾乎同等的效果水平。最后本文在實現(xiàn)較大圖片處理和圖像處理窗口的大小可配置性方面做了一定程度的討論和改進，提高了算法的可用性，同時為進一步的研究提供了更加便利的平臺。 整個設計都是在ISE8.2和ModelSim第三方仿真軟件環(huán)境下開發(fā)的，在xilinx的Spartan-3E XC3S500E硬件平臺上實現(xiàn)。在軟件仿真過程中利用了ISE8.2自帶仿真工具和ModelSim結合使用。 本課題為制造FPGA的專用圖像處理芯片做了有益的探索性研究，為實現(xiàn)FPGA為核心處理芯片的實時圖像處理系統(tǒng)有著積極的作用。
標簽： 圖像處理 算法研究 硬件設計
上傳時間： 2013-05-30
上傳用戶：水瓶kmoon5
采用現(xiàn)場可編程門陣列(FPGA)可以快速實現(xiàn)數(shù)字電路，但是用于生成FPGA編程的比特流文件的CAD工具在編制大規(guī)模電路時常常需要數(shù)小時的時間，以至于許多設計者甚至通過在給定FPGA上采用更多的資源，或者以犧牲電路速度為代價來提高編制速度。電路編制過程中大部分時間花費在布線階段，因此有效的布線算法能極大地減少布線時間。 許多布線算法已經(jīng)被開發(fā)并獲得應用，其中布爾可滿足性(SAT)布線算法及幾何查找布線算法是當前最為流行的兩種。然而它們各有缺點：基于SAT的布線算法在可擴展性上有很大缺陷；幾何查找布線算法雖然具有廣泛的拆線重布線能力，但當實際問題具有嚴格的布線約束條件時，它在布線方案的收斂方面存在很大困難。基于此，本文致力于探索一種能有效解決以上問題的新型算法，具體研究工作和結果可歸納如下。 1、在全面調查FPGA結構的最新研究動態(tài)的基礎上，確定了一種FPGA布線結構模型，即一個基于SRAM的對稱陣列(島狀)FPGA結構作為研究對象，該模型僅需3個適合的參數(shù)即能表示布線結構。為使所有布線算法可在相同平臺上運行，選擇了美國北卡羅來納州微電子中心的20個大規(guī)模電路作為基準，并在布線前采用VPR399對每個電路都生成30個布局，從而使所有的布線算法都能夠直接在這些預制電路上運行。 2、詳細研究了四種幾何查找布線算法，即一種基本迷宮布線算法Lee，一種基于協(xié)商的性能驅動的布線算法PathFinder，一種快速的時延驅動的布線算法VPR430和一種協(xié)商A
標簽： FPGA 布線算法
上傳時間： 2013-05-18
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由于其很強的糾錯性能和適合硬件實現(xiàn)的編譯碼算法，卷積編碼和軟判決維特比譯碼目前已經(jīng)廣泛應用于衛(wèi)星通信系統(tǒng)。然而隨著航天事業(yè)的發(fā)展，衛(wèi)星有效載荷種類的增多和分辨率的不斷提高，信息量越來越大。如何在低信噪比的功率受限信道條件下提高傳輸速率成為目前亟待解決的問題。本論文結合在研項目，在編譯碼算法、編譯碼器的設計與實現(xiàn)、編譯碼器性能提高三個方面對卷積編碼和維特比譯碼進行了深入研究，并進一步介紹了使用VHDL語言和原理圖混合輸入的方式，實現(xiàn)一種(7,3/4)增信刪余方式的高速卷積編碼器和維特比譯碼器的詳細過程；然后將設計下載到XILINX的Virtex2 FPGA內部進行功能和時序確認，最終在整個數(shù)據(jù)傳輸系統(tǒng)中測試其性能。本文所實現(xiàn)的維特比譯碼器速率達160Mbps，遠遠高于目前國內此領域內的相關產(chǎn)品速率。 首先，論文具體介紹了卷積編碼和維特比譯碼的算法，研究卷積碼的各種參數(shù)(約束長度、生成多項式、碼率以及增信刪余等)對其譯碼性能的影響；針對項目需求，確定卷積編碼器的約束長度、生成多項式格式、碼率和相應的維特比譯碼器的回歸長度。 其次，論文介紹了編解碼器的軟、硬件設計和調試一根據(jù)已知條件，使用VHDL語言和原理圖混合輸入的方式設計卷積編碼和維特比譯碼的源代碼和原理圖，分別采用功能和電路級仿真，確定卷積編碼和維特比譯碼分別需要占用的資源，考慮卷積編碼器和維特比譯碼器的具體設計問題，包括編譯碼的基本結構，各個模塊的功能及實現(xiàn)策略，編譯碼器的時序、邏輯綜合等；根據(jù)軟件仿真結果，分別確定卷積編碼器和維特比譯碼器的接口、所需的FPGA器件選型和進行各自的印制板設計。利用卷積碼本身的特點，結合FPGA內部結構，采用并行卷積編碼和譯碼運算，設計出高速編譯碼器；對軟、硬件分別進行驗證和調試，并將驗證后的軟件下載到FPGA進行電路級調試。 最后，論文討論了卷積編碼和維特比譯碼的性能：利用已有的測試設備在整個數(shù)據(jù)傳輸系統(tǒng)中測試其性能(與沒有采用糾錯編碼的數(shù)傳系統(tǒng)進行比對)；在信道中加入高斯白噪聲，模擬高斯信道，進行誤碼率和信噪比測試。
上傳用戶：mingaili888
H.264視頻編解碼標準以其高壓縮比、高圖像質量、良好的網(wǎng)絡適應性等優(yōu)點在數(shù)字電視廣播、網(wǎng)絡視頻流媒體傳輸、視頻實時通信等許多方面得到了廣泛應用。提高H.264幀內預測的速度，對于實時性要求較高的場合具有重大的意義。為此，論文在總結國內外相關研究的基礎上，針對H.264幀內預測的軟件實現(xiàn)具有運算量大、實時性差等缺點，提出了一種基于FPGA的高并行、多流水線結構的幀內預測算法的硬件實現(xiàn)。 論文在詳細闡述H.264幀內預測編碼技術的基礎上，分析了17種預測模式算法，通過Matlab仿真建模，直觀地給出了預測模式的預測效果，并在JM12.2官方驗證平臺上測試比較各種預測模式對編碼性能的影響，以此為根據(jù)對幀內預測模式進行裁剪。接著論文提出了基于FPGA的幀內預測系統(tǒng)的設計方案，將前段采集劍的RGB圖像通過色度轉換模塊轉換成YCbCr圖像，存入片外SDRAM中，控制模塊負責讀寫數(shù)掘送入幀內預測模塊進行處理。幀內預測模塊中，采用一種并行結構的可配置處理單元，即先求和再移位最后限幅的電路結構，來計算各預測模式下的預測值，極大地減小了預測電路的復雜度。針對預測模式選擇算法，論文采用多模式并行運算的方法，即多個結構相同的殘差計算模塊，同時計算各種預測模式對應的SATD值，充分發(fā)揮FPGA高速并行處理的能力。其中Hadamard變換使用行列分離的變換方法，采用蝶形快速變換、流水線設計提高硬件的工作效率。最后，論文設計了LCD顯示模塊直觀地顯示所得到的最佳預測模式。 整個幀內預測系統(tǒng)被劃分成多個功能模塊，采用層次化、模塊化的設計思想，并采用流水線結構和乒乓操作來提高系統(tǒng)的并行性、運行速度和總線利用率。所有模塊用Verilog語言設計，由Modelsim仿真和集成開發(fā)環(huán)境ISE9.1綜合。仿真與綜合結果表明，系統(tǒng)時鐘頻率最高達到106.7MHz。該設計在完成功能的基礎上，能夠較好地滿足實時性要求。論文對于研究基于FPGA的H.264視頻壓縮編碼系統(tǒng)進行了有益的探索，具有一定的實用價值。
標簽： H264 視頻編碼器 幀內預測 系統(tǒng)設計
上傳時間： 2013-07-21
上傳用戶：ABCD_ABCD
在pcb設計中，對于可制造性設計需要認真對待，值得大家學習
標簽： PCB 可制造性
上傳時間： 2013-06-07
上傳用戶：dialouch
· 摘要： 提出并設計了一種新型音頻功率放大器.該系統(tǒng)通過高速采樣,多采樣率的插值運算,半帶低通濾波以及∑-△調制,將音頻PCM信號轉換成二進制序列,經(jīng)過高速開關管還原出具有原始功率譜的功率信號.該功率放大器具有D類數(shù)字功放高效率特點的同時,能夠保證高保真的還原性,并且具有進一步提升信噪比的空間.
標簽： DSP 數(shù)字音頻 功率放大器
上傳時間： 2013-05-28
上傳用戶：assss
·書中包括的索引使你能夠根據(jù)自己的需要，直接閱讀你所關注的內容。主要內容包括：設計核心，關注嵌入核心和嵌入存儲器；系統(tǒng)集成和超大規(guī)模集成電路的設計問題；AC掃描、正常速度掃描和嵌入式可測試性設計；內建、自測試、含內存BIST、邏輯BIST及掃描BIST；虛擬測試套接字和隔離測試 ·重用設計，包括重用和隔離測試；用VSIA和IEEE P1500標準處理測試問題。 書中穿插的整幅圖解直接來自作者的教學材
標簽： 數(shù)字集成電路 嵌入式 內核
上傳用戶：sjb555
針對超聲波應用系統(tǒng)易受噪聲干擾以及超聲波信號的空間衰減現(xiàn)象影響, 從而要求\r\n超聲波傳感器工作在其最佳特性的特點, 論證了驅動脈沖信號的控制精度對傳感器工作特\r\n性的影響, 給出了傳感器驅動信號脈沖寬度與傳感器頻率之間的最佳關系式, 提出了采用復\r\n雜可編程邏輯器件(CPLD) 產(chǎn)生傳感器驅動控制信號的方法, 將該方法應用于一超聲波流\r\n量計測量系統(tǒng)中, 得到了比傳統(tǒng)型單片機控制電路更好的控制精度和控制效果。
標簽： 超聲波 應用系統(tǒng) 干擾 信號
上傳時間： 2013-08-23
上傳用戶：ippler8
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