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手機(jī)(jī)硬件

基于DSP和FPGA導(dǎo)航計算機(jī)硬件電路研究與設(shè)計.rar

為適應(yīng)組合導(dǎo)航計算機(jī)系統(tǒng)的微型化、高性能度的要求，拓寬導(dǎo)航計算機(jī)的應(yīng)用領(lǐng)域，本文設(shè)計出一種基于浮點型DSP(TMS320C6713)和可編程邏輯陣列器件(FPGA： EP1C12N240C8)協(xié)同合作的導(dǎo)航計算機(jī)系統(tǒng)。論文在闡述了組合導(dǎo)航計算機(jī)的特點和應(yīng)用要求后，提出基于DSP和FPGA的組合導(dǎo)航計算機(jī)系統(tǒng)方案。該方案以DSP為導(dǎo)航解算處理器，由FPGA完成IMU信號的采集和緩存以及系統(tǒng)控制信號的整合；DSP通過EMIF接口實現(xiàn)和FPGA通信。在此基礎(chǔ)上研究了各擴(kuò)展通信接口、系統(tǒng)硬件原理圖和PCB的開發(fā)，且在FPGA中使用調(diào)用IP核來實現(xiàn)FIR低通濾波數(shù)據(jù)處理機(jī)抖激光陀螺的機(jī)抖振動的影響。其次，詳細(xì)闡述了利用TI公司的DSP集成開發(fā)環(huán)境和DSP/BIOS準(zhǔn)實時操作系統(tǒng)開發(fā)多任務(wù)系統(tǒng)軟件的具體方案。本文引入DSP/BIOS實時操作系統(tǒng)提供的多任務(wù)機(jī)制，將采集處理按照功能劃分四個相對獨(dú)立的任務(wù)，這些任務(wù)在DSP/BIOS的調(diào)度下，按照用戶指定的優(yōu)先級運(yùn)行，大大提高系統(tǒng)的工作效率。最后給了DSP芯片Bootloader的制作方法。導(dǎo)航計算機(jī)系統(tǒng)研制開發(fā)是軟、硬件研究緊密結(jié)合的過程。在微型導(dǎo)航計算機(jī)系統(tǒng)方案建立的基礎(chǔ)上，本文首先討論了系統(tǒng)硬件整體設(shè)計和軟件開發(fā)流程；其次針對導(dǎo)航計算機(jī)系統(tǒng)各個功能模塊以及多項關(guān)鍵技術(shù)進(jìn)行了設(shè)計與開發(fā)工作，涉及系統(tǒng)數(shù)據(jù)通信模塊、模擬信號采集模塊和數(shù)據(jù)存儲模塊；最后，對導(dǎo)航計算機(jī)系統(tǒng)進(jìn)行了聯(lián)合調(diào)試工作，并對各個模塊進(jìn)行了詳細(xì)的功能測試與驗證，完成了微型導(dǎo)航計算機(jī)系統(tǒng)的制作。以DSP/FPGA作為導(dǎo)航計算機(jī)硬件平臺的捷聯(lián)式慣性導(dǎo)航實時數(shù)據(jù)系統(tǒng)能夠滿足系統(tǒng)所要求的高精度、實時性、穩(wěn)定性要求，適應(yīng)了其高性能、低成本、低功耗的發(fā)展方向。

標(biāo)簽： FPGA DSP 導(dǎo)航計算機(jī)

上傳時間： 2013-04-24

上傳用戶：lishuoshi1996
基于FPGA的H264編碼器的硬件的實現(xiàn).rar

對于H.264視頻編碼系統(tǒng)，雖然單純用軟件也可以實現(xiàn)整個編碼過程，但是由于整個編碼系統(tǒng)的算法復(fù)雜度很高，里面又有大量的數(shù)學(xué)運(yùn)算，使得軟件的計算能力差、速度慢，容易造成總線擁擠，所以單純地依靠軟件無法實現(xiàn)視頻編碼的要求。為了縮短整個編碼的時間，提高編碼系統(tǒng)的工作效率，有必要將軟件中耗費(fèi)時間和資源較多的模塊用硬件來實現(xiàn)。本文正是基于上述的想法，通過使用FPGA豐富的內(nèi)部資源來實現(xiàn)H.264的編碼。本系統(tǒng)流程是首先使用視頻解碼芯片SAA7113將從攝像頭傳輸過來的PAL制式數(shù)據(jù)轉(zhuǎn)換為ITU656格式的數(shù)字視頻數(shù)據(jù)，然后由FPGA讀取并進(jìn)行預(yù)測、變換和編碼，最后將編碼生成的碼流通過USB接口發(fā)送到PC端進(jìn)行解碼和顯示。

標(biāo)簽： FPGA H264 編碼器

上傳時間： 2013-06-30

上傳用戶：hehuaiyu
基于FPGA的對象存儲控制器原型的硬件設(shè)計與實現(xiàn).rar

本文對基于FPGA的對象存儲控制器原型的硬件設(shè)計進(jìn)行了研究。主要內(nèi)容如下： ⑴研究了對象存儲控制器的硬件設(shè)計，使其高效完成對象級接口的智能化管理和復(fù)雜存儲協(xié)議的解析，對對象存儲系統(tǒng)整體性能提升有重要意義。基于SoPC(片上可編程系統(tǒng))技術(shù)，在FPGA(現(xiàn)場可編程門陣列)上實現(xiàn)的對象存儲控制器，具有功能配置靈活，調(diào)試方便，成本較低等優(yōu)點。 ⑵采用Cyclone II器件實現(xiàn)的對象存儲控制器的網(wǎng)絡(luò)接口，包含處理器模塊、內(nèi)存模塊、Flash模塊等核心組成部分，提供千兆以太網(wǎng)的網(wǎng)絡(luò)接口和PCI(周邊元件擴(kuò)展接口)總線的主機(jī)接口，還具備電源模塊、時鐘模塊等以保證系統(tǒng)正常運(yùn)行。在設(shè)計實現(xiàn)PCB(印制電路板)時，從疊層設(shè)計、布局、布線、阻抗匹配等多方面解決高達(dá)100MHz的全局時鐘帶來的信號完整性問題，并基于IBIS模型進(jìn)行了信號完整性分析及仿真。針對各功能模塊提出了相應(yīng)的調(diào)試策略，并完成了部分模塊的調(diào)試工作。 ⑶提出了基于Virtex-4的對象存儲控制器系統(tǒng)設(shè)計方案，Virtex-4內(nèi)嵌PowerPC高性能處理器，可更好地完成對象存儲設(shè)備相關(guān)的控制和管理工作。實現(xiàn)了豐富的接口設(shè)計，包括千兆以太網(wǎng)、光纖通道、SATA(串行高級技術(shù)附件)等網(wǎng)絡(luò)存儲接口以及較PCI性能更優(yōu)異的PCI-X(并連的PCI總線)主機(jī)接口；提供多種FPGA配置方式。使用Cadence公司的Capture CIS工具完成了該系統(tǒng)硬件的原理圖繪制，通過了設(shè)計規(guī)則檢查，生成了網(wǎng)表用作下一步設(shè)計工作的交付文件。

標(biāo)簽： FPGA 對象存儲原型

上傳時間： 2013-04-24

上傳用戶：lijinchuan
VHDL硬件描述語言.rar

本書全面的介紹了VHDL硬件描述語言的基本知識和利用VHDL語言進(jìn)行數(shù)字電路系統(tǒng)設(shè)計的方法。

標(biāo)簽： VHDL 硬件描述語言

上傳時間： 2013-07-30

上傳用戶：long14578
基于DSPFPGA的圖像處理電路板硬件設(shè)計.rar

波前處理機(jī)是自適應(yīng)光學(xué)系統(tǒng)中實時信號處理和運(yùn)算的核心，隨著自適應(yīng)光學(xué)系統(tǒng)得發(fā)展，波前傳感器的采樣頻率越來越高，這就要求波前處理機(jī)必須有更強(qiáng)的數(shù)據(jù)處理能力以保證系統(tǒng)的實時性。在整個波前處理機(jī)的工作流程中，對CCD傳來的實時圖像數(shù)據(jù)進(jìn)行實時處理是第一步，也是十分重要的一步。如果不能保證圖像處理的實時性，那么后續(xù)的處理過程都無從談起。因此，研制高性能的圖像處理平臺，對波前處理機(jī)性能的提高具有十分重要的意義。論文介紹了本研究課題的背景以及國內(nèi)外圖像處理技術(shù)的應(yīng)用和發(fā)展?fàn)顩r，接著介紹了傳統(tǒng)的專用和通用圖像處理系統(tǒng)的結(jié)構(gòu)、特點和模型，并通過分析DSP芯片以及DSP系統(tǒng)的特點，提出了基于DSP和FPGA芯片的實時圖像處理系統(tǒng)。該系統(tǒng)不同于傳統(tǒng)基于PC機(jī)模式的圖像處理系統(tǒng)，發(fā)揮了DSP和FPGA兩者的優(yōu)勢，能更好地提高圖像處理系統(tǒng)實時性能，同時也最大可能地降低成本。論文根據(jù)圖像處理系統(tǒng)的設(shè)計目的、應(yīng)用需求確定了器件的選型。介紹了主要的器件，接著從系統(tǒng)架構(gòu)、邏輯結(jié)構(gòu)、硬件各功能模塊組成等方面詳細(xì)介紹了DSP+FPGA圖像處理系統(tǒng)硬件設(shè)計，并分析了包括各種參數(shù)指標(biāo)選擇、連接方式在內(nèi)的具體設(shè)計方法以及應(yīng)該注意的問題。論文在闡述傳輸線理論的基礎(chǔ)上，在制作PCB電路板的過程中，針對高速電路設(shè)計中易出現(xiàn)的問題，詳細(xì)分析了高速PCB設(shè)計中的信號完整性問題，包括反射、串?dāng)_等，說明了高速PCB的信號完整性、電源完整性和電磁兼容性問題及其解決方法，進(jìn)行了一定的理論和技術(shù)探討和研究。論文還介紹了基于FPGA的邏輯設(shè)計，包括了圖像采集模塊的工作原理、設(shè)計方案和SDRAM控制器的設(shè)計，介紹了SDRAM的基本操作和工作時序，重點闡述系統(tǒng)中可編程器件內(nèi)部模塊化SDRAM控制器的設(shè)計及仿真結(jié)果。論文最后描述了硬件系統(tǒng)的測試及調(diào)試流程，并給出了部分的調(diào)試結(jié)果。該系統(tǒng)主要優(yōu)點有：實時性、高速性。硬件設(shè)計的執(zhí)行速度，在高速DSP和FPGA中實現(xiàn)信號處理算法程序，保證了系統(tǒng)實時性的實現(xiàn)；性價比高。自行研究設(shè)計的電路及硬件系統(tǒng)比較好的解決了高速實時圖像處理的需求。

標(biāo)簽： DSPFPGA 圖像處理電路板

上傳時間： 2013-05-30

上傳用戶：fxf126@126.com
基于FPGA的人臉檢測系統(tǒng)設(shè)計.rar

人臉識別技術(shù)繼指紋識別、虹膜識別以及聲音識別等生物識別技術(shù)之后，以其獨(dú)特的方便、經(jīng)濟(jì)及準(zhǔn)確性而越來越受到世人的矚目。作為人臉識別系統(tǒng)的重要環(huán)節(jié)—人臉檢測，隨著研究的深入和應(yīng)用的擴(kuò)大，在視頻會議、圖像檢索、出入口控制以及智能人機(jī)交互等領(lǐng)域有著重要的應(yīng)用前景，發(fā)展速度異常迅猛。 FPGA的制造技術(shù)不斷發(fā)展，它的功能、應(yīng)用和可靠性逐漸增加，在各個行業(yè)也顯現(xiàn)出自身的優(yōu)勢。FPGA允許用戶根據(jù)自己的需要來建立自己的模塊，為用戶的升級和改進(jìn)留下廣闊的空間。并且速度更高，密度也更大，其設(shè)計方法的靈活性降低了整個系統(tǒng)的開發(fā)成本，F(xiàn)PGA 設(shè)計成為電子自動化設(shè)計行業(yè)不可缺少的方法。本文從人臉檢測算法入手，總結(jié)基于FPGA上的嵌入式系統(tǒng)設(shè)計方法，使用IBM的Coreconnect掛接自定義模塊技術(shù)。經(jīng)過訓(xùn)練分類器、定點化、以及硬件加速等方法后，能夠使人臉檢測系統(tǒng)在基于Xilinx的Virtex II Pro開發(fā)板上平臺上，達(dá)到實時的檢測效果。本文工作和成果可以具體描述如下： 1. 算法分析：對于人臉檢測算法，首先確保的是檢測率的準(zhǔn)確性程度。本文所采用的是基于Paul Viola和Michael J.Jones提出的一種基于Adaboost算法的人臉檢測方法。算法中較多的是積分圖的特征值計算，這便于進(jìn)一步的硬件設(shè)計。同時對檢測算法進(jìn)行耗時分析確定運(yùn)行速度的瓶頸。 2. 軟硬件功能劃分：這一步考慮市場可以提供的資源狀況，又要考慮系統(tǒng)成本、開發(fā)時間等諸多因素。Xilinx公司提供的Virtex II Pro開發(fā)板，在上面有可以供利用的Power PC處理器、可擴(kuò)展的存儲器、I/O接口、總線及數(shù)據(jù)通道等，通過分析可以對算法進(jìn)行細(xì)致的劃分，實現(xiàn)需要加速的模塊。 3. 定點化：在Adaboost算法中，需要進(jìn)行大量的浮點計算。這里采用的方法是直接對數(shù)據(jù)位進(jìn)行操作它提取指數(shù)和尾數(shù)，然后對尾數(shù)執(zhí)行移位操作。 4. 改進(jìn)檢測用的級聯(lián)分類器的訓(xùn)練，提出可以迅速提高分類能力、特征數(shù)量大大減小的一種訓(xùn)練方法。 5. 最后對系統(tǒng)的整體進(jìn)行了驗證。實驗表明，在視頻輸入輸出接入的同時，人臉檢測能夠達(dá)到17fps的檢測速度，并且獲得了很好的檢測率以及較低的誤檢率。

標(biāo)簽： FPGA 人臉檢測系統(tǒng)設(shè)計

上傳時間： 2013-07-01

上傳用戶：84425894
基于FPGA的圖像處理算法研究及硬件設(shè)計.rar

隨著圖像分辨率的越來越高，軟件實現(xiàn)的圖像處理無法滿足實時性的需求；同時FPGA等可編程器件的快速發(fā)展使得硬件實現(xiàn)圖像處理變得可行。如今基于FPGA的圖像處理研究成為了國內(nèi)外的一個熱門領(lǐng)域。本文在FPGA平臺上，用Verilog HDL實現(xiàn)了一個研究圖像處理算法的可重復(fù)配置的硬件模塊架構(gòu)，架構(gòu)包括PC機(jī)預(yù)處理和通信軟件，控制模塊，計算單元，存儲器模塊和通信適配模塊五個部分。其中的計算模塊負(fù)責(zé)具體算法的實現(xiàn)，根據(jù)不同的圖像處理算法可以獨(dú)立實現(xiàn)。架構(gòu)為計算模塊實現(xiàn)了一個可添加、移出接口，不同的算法設(shè)計只要符合該接口就可以方便的加入到模塊架構(gòu)中來進(jìn)行調(diào)試和運(yùn)行。在硬件架構(gòu)的基礎(chǔ)上本文實現(xiàn)了排序濾波，中值濾波，卷積運(yùn)算及高斯濾波，形態(tài)學(xué)算子運(yùn)算等經(jīng)典的圖像處理算法。討論了FPGA的圖像處理算法的設(shè)計方法及優(yōu)化策略，通過性能分析，F(xiàn)PGA實現(xiàn)圖像處理在時間上比軟件處理有了很大的提高；通過結(jié)果的比較，發(fā)現(xiàn)FPGA的處理結(jié)果達(dá)到了軟件處理幾乎同等的效果水平。最后本文在實現(xiàn)較大圖片處理和圖像處理窗口的大小可配置性方面做了一定程度的討論和改進(jìn)，提高了算法的可用性，同時為進(jìn)一步的研究提供了更加便利的平臺。整個設(shè)計都是在ISE8.2和ModelSim第三方仿真軟件環(huán)境下開發(fā)的，在xilinx的Spartan-3E XC3S500E硬件平臺上實現(xiàn)。在軟件仿真過程中利用了ISE8.2自帶仿真工具和ModelSim結(jié)合使用。本課題為制造FPGA的專用圖像處理芯片做了有益的探索性研究，為實現(xiàn)FPGA為核心處理芯片的實時圖像處理系統(tǒng)有著積極的作用。

標(biāo)簽： FPGA 圖像處理算法研究

上傳時間： 2013-07-29

上傳用戶：愛順不順
基于FPGA和DSP的車牌識別系統(tǒng)的硬件設(shè)計與實現(xiàn).rar

隨著交通工具的迅猛發(fā)展，智能交通系統(tǒng)(Intelligent TransportationSystems，簡稱ITS)在交通管理中受到廣泛的關(guān)注。而在ITS中，車牌識別(LicensePlate Recognition，簡稱LPR)是其核心技術(shù)。車牌識別系統(tǒng)主要由數(shù)據(jù)采集和車牌識別算法兩個部分組成。由于車牌清晰程度、攝像機(jī)性能、氣候條件等因素的影響，牌照中的字符可能出現(xiàn)不清楚、扭曲、缺損或污跡干擾，這都給識別造成一定難度。因此，在復(fù)雜背景中快速準(zhǔn)確地進(jìn)行車牌定位成為車牌識別系統(tǒng)的難點。本文研究和設(shè)計了一種集圖象采集，圖象識別，圖象傳輸?shù)扔谝惑w的實時嵌入式系統(tǒng)。該平臺包括硬件系統(tǒng)設(shè)計與應(yīng)用程序開發(fā)兩個方面，充分利用TI公司的C6000系列DSP強(qiáng)大的并行運(yùn)算能力、以及FPGA的靈活時序邏輯控制技術(shù)，從硬件方面實現(xiàn)系統(tǒng)的高速運(yùn)行。本文的主要工作有兩部分組成，具體如下： (1) 在硬件設(shè)計方面：實現(xiàn)由A/D、電源、FPGA、DSP以及SDRAM和FLASH所組成的車牌識別系統(tǒng)；設(shè)計并完成系統(tǒng)的原理圖和印制板圖；完成電路板調(diào)試，以及完成FPGA．在高速圖像采集中的veriIog應(yīng)用程序開發(fā)。 (2) 在軟件開發(fā)方面：完成Philips公司的SAA7113H的配置代碼開發(fā)，以及DSP底層的部分驅(qū)動程序開發(fā)。該系統(tǒng)能夠?qū)崿F(xiàn)25幀每秒的數(shù)字視頻流圖像數(shù)據(jù)的輸出，并由FPGA負(fù)責(zé)完成一幅720×572數(shù)據(jù)量的圖像采集。DSP負(fù)責(zé)系統(tǒng)的嵌入式操作，包括系統(tǒng)的控制和車牌識別算法的實現(xiàn)。目前，嵌入式車牌識別系統(tǒng)硬件平臺已經(jīng)搭建成功，系統(tǒng)軟件代碼程序也已經(jīng)開發(fā)完成。本系統(tǒng)能夠?qū)崿F(xiàn)高速圖像采集、嵌入式操作與車牌識別算法、UART數(shù)據(jù)通信等功能，具有速度快、穩(wěn)定性高、體積小、功耗低等特點，為車牌識別算法提供一個較好的驗證平臺。

標(biāo)簽： FPGA DSP 車牌識別系統(tǒng)

上傳時間： 2013-04-24

上傳用戶：yangbo69
基于H.264編解碼的算法優(yōu)化研究及FPGA的硬件實現(xiàn).rar

H.264/AVC是由ITU和ISO兩大組織聯(lián)合組成的JVT共同制定的一項新的視頻壓縮技術(shù)標(biāo)準(zhǔn)，在較低帶寬上提供高質(zhì)量的圖像傳輸是H.264/AVC的應(yīng)用亮點。在同樣的視覺質(zhì)量前提下，H.264/AVC比H.263和MPEG-4節(jié)約了50％的碼率。但H.264獲得優(yōu)越性能的代價是計算復(fù)雜度的增加，據(jù)估計其編碼的計算復(fù)雜度大約為H.263的3倍，因此很難應(yīng)用于實時視頻處理領(lǐng)域。針對這一現(xiàn)狀，業(yè)內(nèi)做了大量的研究工作，力圖降低其計算復(fù)雜度和提高運(yùn)行效率。比如在運(yùn)動估計方面，國內(nèi)外在這方面的研究已經(jīng)很成熟。而針對幀內(nèi)/幀間預(yù)測編碼的研究卻較少。因此研究預(yù)測模式的快速算法具有理論意義和應(yīng)用價值。本文在詳細(xì)研究H.264標(biāo)準(zhǔn)視頻壓縮編碼特點基礎(chǔ)上，分析了H.264幀內(nèi)編碼, 幀間編碼及變換，量化技術(shù)的原理及特點，提出了一種基于局部邊緣方向信息的快速幀內(nèi)模式判決算法，通過結(jié)合SAD的模式選擇方法來減少模式選擇數(shù)目。它采用了Sobel梯度算子計算當(dāng)前塊的邊緣信息，累加當(dāng)前塊中屬于同一方向像素點的邊緣矢量構(gòu)造不同模式下的邊緣方向直方圖，以便確定最可能的預(yù)測模式。該算法有效降低了編碼器的運(yùn)算復(fù)雜度，在并未顯著降低編碼性能的情況下提升了編碼器效率。仿真表明：Foreman 圖像序列編碼性能有了提高，其中PSNR平均降低了0.06dB，Bitrate平均降低了19.4％，這大大提高了視頻傳輸?shù)馁|(zhì)量。另外在幀間預(yù)測模式選擇算法方面進(jìn)行了改進(jìn)研究：按順序?qū)Σ煌愋瓦M(jìn)行判決，有選擇地去比較可能模式，使得在有效減少需判決的模式數(shù)量的同時，結(jié)合小塊模式搜索中途停止準(zhǔn)則來確定最優(yōu)模式。仿真表明：改進(jìn)算法相對與原來算法能夠節(jié)省很多的編碼時間（平均下降了49.3％），但帶來的圖像質(zhì)星的下降（平均下降0.08dB,可以忽略）和碼率較少的增加。同時在整數(shù)DCT變換模塊中，提出了一種快速蝶形算法，使得對4×4點數(shù)據(jù)做一次變換，只需通過8×8次加法和2×8次移位運(yùn)算便可完成，與原來12×8次加法和4×8次移位相比，新算法大大降低了運(yùn)算復(fù)雜度。最后介紹FPGA的特點及設(shè)計流程，并實現(xiàn)了H.264編解碼器中變換編碼及量化和熵解碼模塊的硬件。這種基于FPGA所實現(xiàn)的H.264編碼視頻處理模塊設(shè)計具備了成本低，周期短，設(shè)計方法靈活等優(yōu)點，具有廣闊的市場應(yīng)用前景。仿真表明，通過使用本文提出的幀內(nèi)/幀間速算法方法可使得H.264編碼速度獲得顯著的提高，使H.264 Baseline編碼器能在PC平臺上實現(xiàn)實時編碼。

標(biāo)簽： FPGA 264 編解碼

上傳時間： 2013-07-18

上傳用戶：zukfu
硬件高手的設(shè)計經(jīng)驗分享.rar

硬件高手的設(shè)計經(jīng)驗分享一：成本節(jié)約現(xiàn)象一：這些拉高/拉低的電阻用多大的阻值關(guān)系不大，就選個整數(shù)5K吧點評：市場上不存在5K的阻值，最接近的是4.99K（精度1%），其次是5.1K（精度5%），其成本分別比精度為20%的4.7K高4倍和2倍。20%精度的電阻阻值只有1、1.5、2.2、3.3、4.7、6.8幾個類別（含10的整數(shù)倍）；類似地，20%精度的電容也只有以上幾種值，如果選了其它的值就必須使用更高的精度，成本就翻了幾倍，卻不能帶來任何好處。

標(biāo)簽： 硬件分高手

上傳時間： 2013-05-22

上傳用戶：璇珠官人