自己現(xiàn)在用的CPLD下載線，用74HC244芯片\r\n要注意設(shè)置下載模式
標(biāo)簽： CPLD 244 74 HC
上傳時(shí)間： 2013-08-31
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\r\n經(jīng)典的Protel99se入門(mén)教程，孫輝著北京郵電大學(xué)出版社出版
標(biāo)簽： Protel 99 se
上傳時(shí)間： 2013-09-11
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用于定量表示ADC動(dòng)態(tài)性能的常用指標(biāo)有六個(gè)，分別是：SINAD(信納比)、ENOB(有效位 數(shù))、SNR(信噪比)、THD(總諧波失真)、THD + N(總諧波失真加噪聲)和SFDR(無(wú)雜散動(dòng)態(tài) 范圍)
標(biāo)簽： THD SINAD ENOB SFDR
上傳時(shí)間： 2014-01-22
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基于N溝道MOS管H橋驅(qū)動(dòng)電路設(shè)計(jì)與制作
標(biāo)簽： MOS N溝道 H橋驅(qū)動(dòng) 電路設(shè)計(jì)
上傳時(shí)間： 2014-08-01
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肖特基二極管SR520-SR5100
標(biāo)簽： SR 5100 520 肖特基二極管
上傳時(shí)間： 2013-11-04
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555芯片用于組成單穩(wěn)態(tài)觸發(fā)器、施密特觸發(fā)器以及多諧振蕩器。
標(biāo)簽： 555 芯片 單穩(wěn)態(tài)觸發(fā)器 施密特觸發(fā)器
上傳時(shí)間： 2013-10-19
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計(jì)數(shù)器是一種重要的時(shí)序邏輯電路，廣泛應(yīng)用于各類(lèi)數(shù)字系統(tǒng)中。介紹以集成計(jì)數(shù)器74LS161和74LS160為基礎(chǔ)，用歸零法設(shè)計(jì)N進(jìn)制計(jì)數(shù)器的原理與步驟。用此方法設(shè)計(jì)了3種36進(jìn)制計(jì)數(shù)器，并用Multisim10軟件進(jìn)行仿真。計(jì)算機(jī)仿真結(jié)果表明設(shè)計(jì)的計(jì)數(shù)器實(shí)現(xiàn)了36進(jìn)制計(jì)數(shù)的功能?；诩捎?jì)數(shù)器的N進(jìn)制計(jì)數(shù)器設(shè)計(jì)方法簡(jiǎn)單、可行，運(yùn)用Multisim 10進(jìn)行電子電路設(shè)計(jì)和仿真具有省時(shí)、低成本、高效率的優(yōu)越性。
標(biāo)簽： 歸零法 N進(jìn)制計(jì)數(shù)器原
上傳時(shí)間： 2013-10-11
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在理論模型的基礎(chǔ)上探討了電子勢(shì)壘的形狀以及勢(shì)壘形狀隨外加電壓的變化, 并進(jìn)行定量計(jì)算, 得出隧穿電壓隨雜質(zhì)摻雜濃度的變化規(guī)律。所得結(jié)論與硅、鍺p-n 結(jié)實(shí)驗(yàn)數(shù)據(jù)相吻合, 證明了所建立的理論模型在定量 研究p-n 結(jié)的隧道擊穿中的合理性與實(shí)用性。該理論模型對(duì)研究一般材料或器件的隧道擊穿具有重要的借鑒意義。
標(biāo)簽： p-n 隧道 擊穿 模型研究
上傳時(shí)間： 2013-10-31
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凌力爾特?cái)?shù)字系統(tǒng)的線性電路—凌力爾特一直致力服務(wù)全球模擬產(chǎn)品用戶，滿足日益增長(zhǎng)的嚴(yán)格模擬產(chǎn)品設(shè)計(jì)的需求。公司具有超強(qiáng)的創(chuàng)新能力，每年推出的新產(chǎn)品超過(guò)200款，該公司產(chǎn)品的應(yīng)用領(lǐng)域包括電信、蜂窩電話、網(wǎng)絡(luò)產(chǎn)品、筆記本電腦和臺(tái)式電腦等等。
標(biāo)簽： 凌力爾特 數(shù)字系統(tǒng) 線性電路
上傳時(shí)間： 2014-12-23
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PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：?jiǎn)巍㈦p層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱(chēng)為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過(guò)貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時(shí)間： 2013-10-22
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