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抑制技術(shù)

高電源抑制比帶隙基準(zhǔn)電路設(shè)計(jì)

介紹一種高電源抑制比帶隙基準(zhǔn)電路的設(shè)計(jì)與驗(yàn)證

標(biāo)簽： 高電源抑制帶隙基準(zhǔn) 電路設(shè)計(jì)

上傳時(shí)間： 2013-10-08

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ESD靜電抑制器資料

ESD靜電抑制資料。

標(biāo)簽： ESD 靜電抑制器

上傳時(shí)間： 2013-10-14

上傳用戶：rishian
電源紋波的產(chǎn)生、危害、測(cè)量和抑制

電源紋波的產(chǎn)生、危害、測(cè)量和抑制

標(biāo)簽： 電源紋波測(cè)量

上傳時(shí)間： 2013-10-31

上傳用戶：txfyddz
一種高電源抑制比全工藝角低溫漂CMOS基準(zhǔn)電壓源

基于SMIC0.35 μm的CMOS工藝，設(shè)計(jì)了一種高電源抑制比，同時(shí)可在全工藝角下的得到低溫漂的帶隙基準(zhǔn)電路。首先采用一個(gè)具有高電源抑制比的基準(zhǔn)電壓，通過電壓放大器放大得到穩(wěn)定的電壓，以提供給帶隙核心電路作為供電電源，從而提高了電源抑制比。另外，將電路中的關(guān)鍵電阻設(shè)置為可調(diào)電阻，從而可以改變正溫度電壓的系數(shù)，以適應(yīng)不同工藝下負(fù)溫度系數(shù)的變化，最終得到在全工藝角下低溫漂的基準(zhǔn)電壓。Cadence virtuoso仿真表明：在27 ℃下，10 Hz時(shí)電源抑制比（PSRR）-109 dB，10 kHz時(shí)（PSRR）達(dá)到-64 dB；在4 V電源電壓下，在-40～80 ℃范圍內(nèi)的不同工藝角下，溫度系數(shù)均可達(dá)到5.6×10-6 V/℃以下。

標(biāo)簽： CMOS 高電源抑制工藝基準(zhǔn)電壓源

上傳時(shí)間： 2014-12-03

上傳用戶：88mao
開關(guān)電源的EMI產(chǎn)生的源頭以及抑制

開關(guān)電源的EMI產(chǎn)生的源頭以及抑制

標(biāo)簽： EMI 開關(guān)電源

上傳時(shí)間： 2013-12-29

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跟我學(xué)數(shù)字電子技朮

數(shù)字電子技朮

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上傳時(shí)間： 2013-10-09

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抑制同步開關(guān)噪聲的新穎電磁帶隙結(jié)構(gòu)

文中提出了一種應(yīng)用于印刷電路板的新穎二維電磁帶隙（MS-EBG）結(jié)構(gòu),其單位晶格由折線縫隙組合與正方形貼片橋接構(gòu)成,以抑制同步開關(guān)噪聲。結(jié)果表明,抑制深度為-30 dB時(shí),與傳統(tǒng)L-bridged EBG結(jié)構(gòu)比較,新EBG結(jié)構(gòu)的阻帶寬度增加1.3 GHz,相對(duì)帶寬提高了約10%,能夠有效抑制0.6～5.9 GHz的同步開關(guān)噪聲。

標(biāo)簽： 同步開關(guān)噪聲電磁帶隙結(jié)構(gòu)

上傳時(shí)間： 2013-11-07

上傳用戶：qimingxing130
一種高電源抑制比帶隙基準(zhǔn)電壓源的設(shè)計(jì)

摘要：采用共源共柵運(yùn)算放大器作為驅(qū)動(dòng)，設(shè)計(jì)了一種高電源抑制比和低溫度系數(shù)的帶隙基準(zhǔn)電壓源電路，并在TSMC0.18Um CMOS工藝下，采用HSPICE進(jìn)行了仿真.仿真結(jié)果表明：在-25耀115益溫度范圍內(nèi)電路的溫漂系數(shù)為9.69伊10-6/益，電源抑制比達(dá)到-100dB，電源電壓在2.5耀4.5V之間時(shí)輸出電壓Vref的擺動(dòng)為0.2mV，是一種有效的基準(zhǔn)電壓實(shí)現(xiàn)方法.關(guān)鍵詞：帶隙基準(zhǔn)電壓源；電源抑制比；溫度系數(shù)

標(biāo)簽： 高電源抑制帶隙基準(zhǔn) 電壓源

上傳時(shí)間： 2013-11-19

上傳用戶：王成林。
基于單片機(jī)的涌流抑制器的設(shè)計(jì)與實(shí)現(xiàn)

從勵(lì)磁涌流的成因出發(fā)，設(shè)計(jì)涌流抑制器，通過計(jì)算變壓器分/合閘時(shí)間以控制變壓器分/合閘角度來抑制涌流，從而消除勵(lì)磁涌流對(duì)電網(wǎng)的污染等一系列危害。

標(biāo)簽： 單片機(jī) 涌流抑制器

上傳時(shí)間： 2013-10-16

上傳用戶：fredguo
基于FPGA的DDS雜散分析及抑制方法

首先介紹了采用直接數(shù)字頻率合成（DDS）技術(shù)的正弦信號(hào)發(fā)生器的基本原理和采用FPGA實(shí)現(xiàn)DDS信號(hào)發(fā)生器的基本方法，然后結(jié)合DDS的原理分析了采用DDS方法實(shí)現(xiàn)的正弦信號(hào)發(fā)生器的優(yōu)缺點(diǎn)，其中重點(diǎn)分析了幅度量化雜散產(chǎn)生的誤差及其原因，最后針對(duì)DDS原理上存在的幅度量化雜散，利用FPGA時(shí)鐘頻率可調(diào)的特點(diǎn)，重點(diǎn)提出了基于FPGA實(shí)現(xiàn)的DDS正弦信號(hào)發(fā)生器的兩種改進(jìn)方法，經(jīng)過MATLAB仿真驗(yàn)證，改進(jìn)方法較好的抑制了幅度量化雜散，減小了誤差。

標(biāo)簽： FPGA DDS 雜散分析

上傳時(shí)間： 2013-10-09

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